JPH0478028B2 - - Google Patents

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JPH0478028B2
JPH0478028B2 JP57137137A JP13713782A JPH0478028B2 JP H0478028 B2 JPH0478028 B2 JP H0478028B2 JP 57137137 A JP57137137 A JP 57137137A JP 13713782 A JP13713782 A JP 13713782A JP H0478028 B2 JPH0478028 B2 JP H0478028B2
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voltage
semiconductor memory
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memory device
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Aanesuto Ooen Aran
Sarabeiruusu Jeraaru
Jooji Rekonbaa Piitaa
Ii Supeaa Uorutaa
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
    • H10D48/38—Devices controlled only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H10D48/381—Multistable devices; Devices having two or more distinct operating states

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Description

【発明の詳細な説明】 本発明は、適切にドープされたアモルフアス半
導体材料（例えば、シリコン）の構造に基づく改
良された半導体装置に関する。本発明による装置
は、とりわけ、不揮発性で電気的にプログラム可
能な装置として大きな潜在能力を持つている。
本発明の目的は、適当な電圧パルスが印加され
たとき装置のコンダクタンスが高い値または低い
値（オフ状態またはオン状態）から低い値または
高い値（オフ状態またはオン状態）へ電気的に急
速に変化することができ、そして電気的バイアス
が除去されたとき変化後の「状態」（オフ状態ま
たはオン状態）が保持される不揮発性半導体メモ
リ装置を得ることである。
本発明による不揮発性半導体メモリ装置はＰ形
にドープされたアモルフアス半導体材料とＮ形に
ドープされたアモルフアス半導体材料との重畳層
と、これらの層にまたがつて電圧を印加するため
の電気的接点手段とを有する。重畳層のうちの１
つの層は他の層よりも100倍またはそれ以上に高
濃度にドープされている。
半導体材料としてはシリコンが好ましいが、他
の半導体材料、例えば、ゲルマニウムまたは周期
律表の族−族元素から成る化合物半導体を用
いてもよい。
ドープ量が少ないほうの層の厚さはある臨界値
を越えてはならない。本発明による不揮発性半導
体メモリ装置の典型的な実施例では、ドープ量が
少ないほうの層の厚さは、最大値が約2μｍあり、
かつ厚さが0.2μｍを越えないドープ量が多いほう
の層の10倍まで厚い。
ドープ量の多いほうの層のドープ濃度はドープ
量の少ないほうの層のドープ濃度の100倍または
それ以上であるのが典型的な場合である。
通常は、重畳層の１つが該層に対する１つの電
気的接点手段（第１の電気的接点手段）となる基
板上に直接設けられる。重畳層は、まず、反応ガ
スの混合体を用いて基板上に適切にドープされた
アモルフアスシリコンの第１層を被着し、次い
で、該第１層の所望の厚さになつたとき反応ガス
の混合体を変えて適切にドープされたアモルフア
スシリコンの第２層を第１層上に直接に被着する
ことによつて形成することができる。第２の電気
的接点手段が第２層に（例えば、導電性金属の蒸
着により）直接設けられる。なお、適切にドープ
されたアモルフアスシリコンの第２層と第２の電
気的接点手段との間に準真性（実質的に非ドープ
の）アモルフアスシリコンの第３層を設けてもよ
い。
上記のように、本発明による装置はＰ形および
Ｎ形にドープされたアモルフアス半導体材料（例
えば、シリコン）の重畳層を有し、また、必要に
応じて非ドープの（準真性）アモルフアス半導体
材料（例えば、シリコン）の層（Ｉ層と呼ばれ
る）をさらに有する。非ドープのアモルフアス半
導体材料の層の厚さは非常に薄く、気相被着によ
り直接形成することができる。非ドープのアモル
フアス半導体材料の層の代りに、適当な絶縁材
料、例えば、二酸化シリコンの層を形成してもよ
い。
ドープ量の多いほうの層は103〜104ppmの濃度
範囲のＮ形またはＰ形不純物を有している。層の
厚さは、例えば、ドープ量の多いほうの層が0.1μ
ｍ程度、ドープ量の少ないほうの層がこの４倍〜
10倍である。
本発明の装置の電気的性質は、前記第１および
第２の接点手段間への十分大きな電圧の印加によ
り前記重畳層の電気抵抗値が極端に減少すること
で、永久的に変更される。この電気的性質が永久
的に変更される過程をここでは「フオーミング」
と呼ぶ。
装置を「フオーミング」するために必要な電圧
（「フオーミング」電圧）は広い範囲内で変わる
が、典型的には直流で20ボルト〜30ボルトであ
り、またパルス条件下ではこれよりずつと高い。
この「フオーミング」によつて得られる抵抗値の
減少は104の因子の程度である。
以下、本発明を添付図面を参照して例示的に説
明する。
本発明による装置の基本構造は適切な順序で配
置されたアモルフアスシリコン層を有する。例示
のために図面に示した装置はアモルフアスP+−
Ｎ構造である。（上付添字+は高濃度にドープされ
ていることを意味する。）P+−Ｎ−Ｉ構造でも同
様な電気的特性がえられる。（ここで、Ｉは非ド
ープのアモルフアスシリコン層または絶縁体層を
意味する。）なお、N+−Ｐ構造またはN+−Ｐ−
Ｉ構造でも同様な電気的特性が得られる。これら
の構造およびP+−Ｎ−Ｉ構造も本発明の範囲に
ある。
第１図に概略断面図が示されたP+−Ｎ装置の
実施例は接点（コンタクト）となるステンレスス
チール基板Ｉ上に作られる。アモルフアスシリコ
ンはグロー放電法によつて作られる。まず、P+
層２がジボランをドープした反応ガスにより基板
１上に被着され、次に、Ｎ層３がホスフインをド
ープした反応ガスによりP+層２上に被着される。
他のドーパントガスやイオン打込によるドープを
用いてもよい。小さな金属接点４がＮ層３上に設
けられる。金、アルミニウムまたはステンレスス
チールをこの目的のために用いることができる。
典型的な実施例では、P+層２およびＮ層３の
厚さはそれぞれ約0.15μｍおよび0.7μｍであり、
小さな金属接点４によつて定めやれる装置の表面
積は約10-5cm2〜10-2cm2の範囲内にある。層２内の
ドープ濃度は104ppmであり、層３内のドープ濃
度は30ppmである。
この典型的な実施例について以下に記述される
特性と同等の特性は、厚さが0.5μｍ〜1.0μｍの範
囲内にあるＮ層をもつた構造体でも得られる。
製造直後のこの装置の電流・電圧特性が第２図
に示されている。曲線Ａおよび曲線Ｂは基板につ
くられた接点１にそれぞれ正電圧および負電圧を
かけた場合のものである。この両方の状態におい
て、層２，３の合成インピーダンスは１メグオー
ムより大きい。第２図では、図示の便宜上、電
流、電圧とも符号を考慮せずに絶対値で示して曲
線Ａ，Ｂを表わしているが、実際には、曲線Ａは
正の電圧および電流についてのものであり、一
方、曲線Ｂは負の電圧および電流についてのもの
である。なお、第２図の電流値は対数スケールで
示されている。
第２図の曲線Ａで示されているように、接点１
に正電圧が加えられ、かつ、この電圧が一定値
（典型的には直流で20〜30ボルト、またはパルス
条件下ではこれよりかなり高い電圧）を越えると
き、電流は大幅に増加する。そのとき、この装置
は第３図に示された新しい導電状態Ｃ（エネルギ
ーインピーダンスは50Ω程度と低い）にスイツチ
する。第３図は、新しい導通状態にスイツチされ
た後の（すなわち、「フオーミング」後の）装置
の電流・電圧特性を示しており、ここでは高コン
ダクタンス／低インピーダンス状態なので、非常
に小さい電圧で高電流が得られる。
新しい導電状態への上記スイツチング（「フオ
ーミング」）はP+−Ｎ基板に正電圧が印加された
ときにのみ生じる。そして、その後で非常に高い
正電圧または負電圧が印加されても、元の状態に
電気的に復帰することはできない。
「フオーミング」された装置（第４図の５）
は、回路内に電流制限負荷抵抗器RLを直列に有
することにより、再生可能で電気的にプログラム
可能なメモリスイツチとして機能することができ
る。
「フオーミング」されたP+−Ｎ（またはP+−Ｎ
−Ｉ）装置について一点一点測定して得られた静
的Ｉ−Ｖ曲線が第５図に示されている。ゼロから
出発して、正のバイアス電圧がこの「フオーミン
グ」された装置の基板に加えられるとき、電流は
曲線Ｄに沿つて変化する。曲線Ｄは第３図の曲線
Ｃと同じものである（オン状態）。バイアス電圧
を反転させると、VTHR1Vに等しい逆方向閾値
電圧まで、Ｉ−Ｖ曲線Ｅに沿つて変化する。装置
に加えられる電圧がもしこの電圧VTHRを超える
と、装置は新しい状態にスイツチする。この新し
い状態はＦで示されており、非常に大きなインピ
ーダンスをもつている（オフ状態）。バイアス電
圧を再び反転させて正電圧が加えられるとき、イ
ンピーダンスは高いままであり、そしてＩ−Ｖ曲
線はＧに沿つて変化し、電圧が順方向閾値電圧
VTHF4Vに達すると、この装置は中間状態Ｈ，
Ｊを通つてオン状態Ｄに戻る。
２つの状態（オン状態とオフ状態）の間のサイ
クルは少なくとも106回繰返すことが可能であり、
この装置の特性は少なくとも150℃の温度まで安
定である。
P+−Ｎ（または、P+−Ｎ−Ｉ）装置の場合、オ
フ状態からオン状態へのスイツチングは常に正電
圧に対して起こり、オン状態からオフ状態へのス
イツチングは接点１に負電圧を加えなければ起こ
らない。
「フオーミング」された装置１０を用いてメモ
リ機能を達成するための典型的な回路が第６図に
示されている。２つの状態「０」および「１」は
この装置の可能な２つの導電状態によつて定めら
れる。
すなわち、 「０」……オン状態 「１」……オフ状態 書込み動作……トランジスタMOS２によつて
メモリ位置が選択された後、第６図の端子１１に
2V以上の負電圧パルスが加えられるとき、「１」
が書込まれる。
消去動作……「１」を消去する場合、すなわ
ち、「０」を書込む場合、5V以上の正電圧パルス
が端子１１に加えられる。
読出し動作……メモリの状態を読出すには、装
置１０自身に加わつているバイアス電圧をトラン
ジスタMOS２を通して測定する。この電圧は装
置１０の状態、MOS１トランジスタのインピー
ダンス、および加えられた電圧パルスの大きさに
よつて定められる。
半導体メモリ装置の重要なパラメータの１つは
書込み動作と消去動作の速さである。本発明によ
るメモリ装置の特徴は書込みと消去の両方とも極
めて高速なことである。
第７ａ図は書込み動作（オン→オフ）を示して
いる。同図は、波高値が約10Vの１個の負電圧パ
ルス（曲線Ｌ）、すなわち、逆方向閾値VTHRより
大きなパルスが加えられたときの電流の変化（曲
線Ｋ）を示している。100nsの幅をもつこのパル
スは、この装置の状態を読出すのに用いられる大
きさが約1Vで幅がずつと広い他のパルスの上に
重畳される。このように、オン状態から出発し
て、幅100nsの電圧パルスによりオフ状態への転
移が誘起される。すなわち、図示の具体例では、
書込み動作は100ns内で起こる。オフ状態への最
終的電流減衰（曲線Ｋ）は測定回路の時定数によ
つて定まる。
第７ｂ図は、消去動作（オフ→オン）に対する
同様な結果を示している。オフ状態から出発し
て、幅100nsの正のスイツチングパルス（曲線Ｍ）
により、オン状態への転移（曲線Ｎ）が誘起され
る。このように、幅（持続時間）100nsのパルス
によつて消去動作を実行することができる。
第７ａ図および第７ｂ図の両方において、点線
で表わされた電流曲線部分は、電流変化があまり
に速くてオツシロスコープ画面上で記録できなか
つた領域のものである。
電圧パルスを大きくすることにより、書込み時
間および消去時間を（少なくとも20nsまで）短く
することができる。
オフ状態への転移あるいはオン状態への転移の
いずれのさいにも、消費されるエネルギーは極め
て少なく、その典型的な値は10-8Ｊの程度であ
る。
第１図に示したアモルフアスシリコン装置がメ
モリとして動作しているときに起きているメカニ
ズムは完全には分つていないが、高濃度にドープ
された層２から層３へのキヤリアの電流注入によ
りアモルフアス層内に導電性フイラメントが形成
されるものと思われる。そして、この導電性フイ
ラメントは逆電圧および（または）逆電流によつ
て消滅するものと思われる。
層３上に非ドープの（準真性）アモルフアスシ
リコン層（この層の電気的性質はドーピングによ
つてではなくアモルフアスシリコンの欠陥構造に
よつて定まる）が設けられていると、装置の性能
が安定化すること、すなわち、再現性のある装置
が得られることがわかつた。
以上の説明から、本発明による装置は極めて高
速の半導体スイツチであり、電気的にプログラム
可能であり、かつ不揮発性のランダムアクセスメ
モリアレイにおける単一素子メモリセルとして使
用できることがわかるであろう。本発明による装
置の書込み時間および消去時間（100nsまたはそ
れ以下）、および速度・電力の積（消費エネルギ
ー）はMOSトランジスタまたはバイポーラトラ
ンジスタによる標準的半導体メモリと同程度であ
るが、MOSトランジスタやバイポーラトランジ
スタはいずれも電気的にプログラム可能ではな
い。また、本発明による装置を用いればメモリセ
ルは単一素子で構成できるが、従来のトランジス
タによる標準的半導体メモリでは、セル当り数個
の素子（トランジスタ）を必要とする。さらに、
標準的半導体メモリは、電力の供給が停止された
とき、その情報を保持しない、すなわち、これら
のメモリは揮発性である。
本発明による装置の基本的材料と基本構造は簡
単であり、例えば、第１図の基板１としてシリコ
ンウエハを用いることにより、標準的シリコンマ
イクロ電子装置の中に容易に組み入れることがで
きる。
単一素子で電気的に変更可能でかつ不揮発性の
半導体メモリのこの他の例はFAMOS装置、
MNOS装置およびOVONIC装置である。
FAMOS装置とMNOS装置の書込み動作および
消去動作は本来遅い。それはこれらの動作が電荷
の注入と絶縁体層内での電荷の蓄積に頼つている
ためである。そして電荷の漏洩が有限の速さで常
に起つているので、電荷が無限に長く保持される
わけではない。OVONIC装置の動作も非常に遅
い。それは、その動作が質量輸送と結晶成長に依
存しているからである。さらに、これらは従来の
シリコン技術では簡単には処理できない複雑な材
料を用いている。
近年の標準的技術において用いられる単結晶シ
リコンウエハではなく、アモルフアスシリコンを
用いているということは、本発明による新規な装
置は大面積メモリアレイにすぐに応用できること
を意味する。
本発明による装置のこの他の応用例として、本
装置の（負バイアス領域での）負抵抗特性（第５
図参照）が発振器用の回路素子としての使用に応
用しうることが考えられる。
本発明による装置を動作させるのに必要な電圧
レベルは標準的デジタル論理回路で用いられる電
圧レベルに一致させることが可能である。
アモルフアスシリコンを用いた装置について説
明してきたけれども、本発明はまたアモルフアス
ゲルマニウムまたは他の同等なアモルフアス材
料、例えば、−化合物のようなアモルフアス
材料で製造される構造にも応用することができ
る。
【図面の簡単な説明】
第１図は本発明による装置の概略断面図、第２
図は「フオーミング」前の装置の電流・電圧特性
曲線図、第３図は「フオーミング」後の装置の電
流・電圧特性曲線図、第４図は「フオーミング」
後の装置を不揮発性メモリスイツチとして用いる
ときの回路図、第５図は「フオーミング」後の装
置の性質を示す電流・電圧特性曲線図、第６図は
「フオーミング」後の装置を用いた回路図、第７
ａ図および第７ｂ図はメモリとして用いられた
「フオーミング」後の装置における「書込み」動
作および「消去」動作時のパルスに対する応答図
である。 １……電気的接点（基板）、２，３……アモル
フアスシリコン層、４……電気的接点。

Claims (1)

  1. 【特許請求の範囲】 １ 基板と、該基板によつて支持された、Ｐ形に
    ドープされたアモルフアスシリコン半導体材料層
    とＮ形にドープされたアモルフアスシリコン半導
    体材料層との重畳層と、これらの層にまたがつて
    電圧を印加するための電気的接点手段を少なくと
    も備えた不揮発性半導体メモリ装置であつて、単
    一のコンダクタンス状態を有する状態からそれぞ
    れ高コンダクタンスおよび低コンダクタンスの２
    つの異なるコンダクタンス状態を有する状態に変
    換するために十分高い「フオーミング」電圧が印
    加されたものであるとともに、これら２つの異な
    るコンダクタンス状態間を正および負のスイツチ
    ング電圧により繰返しスイツチ可能であり、前記
    重畳層のうちの１つの層は他方の層よりも100倍
    またはそれ以上に高濃度にドープされており、ド
    ープ量が少ないほうの層の厚さは、2μｍより大
    きくなく、かつ厚さが0.2μｍより大きくないドー
    プ量が多いほうの層の10倍まで厚いことを特徴と
    する不揮発性半導体メモリ装置。 ２ 特許請求の範囲第１項において、前記「フオ
    ーミング」電圧の印加によつて得られる抵抗値の
    減少が少なくとも10-3の因子の程度である不揮発
    性半導体メモリ装置。 ３ 特許請求の範囲第１項または第２項のいずれ
    かにおいて、非ドープのアモルフアスシリコン半
    導体材料の薄層がドープ量が少ないほうの層とそ
    の電気的接点手段との間に設けられている不揮発
    性半導体メモリ装置。 ４ 特許請求の範囲第１項〜第３項のいずれかに
    おいて、ドープ量が少ないほうの層の不純物濃度
    が数10ppmの程度であり、ドープ量が多いほうの
    層の不純物濃度が104ppmの程度である不揮発性
    半導体メモリ装置。 ５ 特許請求の範囲第１項〜第４項のいずれかに
    おいて、装置に流れる電流を横切る方向の装置の
    横断面積が10-5cm2〜10-2cm2の範囲内にある不揮発
    性半導体メモリ装置。
JP57137137A 1981-08-07 1982-08-06 半導体装置 Granted JPS5890790A (ja)

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GB8124248 1981-08-07
GB8124248 1981-08-07

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JPS5890790A JPS5890790A (ja) 1983-05-30
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US (1) US4684972A (ja)
EP (1) EP0072221B1 (ja)
JP (1) JPS5890790A (ja)
DE (1) DE3277665D1 (ja)

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