JPH0478054B2

JPH0478054B2 -

Info

Publication number: JPH0478054B2
Application number: JP59205390A
Authority: JP
Inventors: Noboru Kusama
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-09-29
Filing date: 1984-09-29
Publication date: 1992-12-10
Also published as: JPS6184122A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデイジタル・マイクロ波通信装置に関
する。特に、復調後のデイジタル信号の判別を行
うデイジタル信号判別回路に関する。

〔従来の技術〕

デイジタルマイクロ波通信方式では、二相位相
シフト変調から四相直交変調方式、八相位相シフ
ト変調方式、十六値直交振幅変調方式、六十四値
直交振幅変調方式へと次第に信号の多値化が推進
されている。この多値化されたデイジタル信号を
直交復調器で復調した後の信号は「８」値および
「16」値などの多値デイジタル信号になるので、
さらにこの信号を判定して「３」ビツト「４」ビ
ツトなどのデイジタル信号に変換する必要があ
る。

この判定回路にテレビ信号のデイジタル化など
の用途に開発されたアナログ・デイジタル変換器
集積回路（以下、ICという）。が使用されてい
る。例えば「４」ビツトのアナログ・デイジタル
変換器ICでは入力端子に加えられた電圧は「15」
レベルのスレツシユホールドレベルで判定され、
「４」ビツトのデイジタル信号が出力される。し
たがつて、「４」ビツトのアナログ・デイジタル
変換器ICを「２」個と、直交復調器との組合せ
を用いれば二百五十六値直交振幅復調器を構成す
ることができる。

この目的に使用されるアナログ・デイジタル変
換器では、入力クロツクに対し判定を実行するま
での遅延時間が信号電圧のいずれの値であつても
同一であることが好ましいので、並列型アナロ
グ・デイジタル変換器ICが一般に使用される。

第３図は第一の従来例回路として「４」ビツト
の並列型アナログ・デイジタル変換器の回路図を
示す。この回路では、端子２に与えられるクロツ
ク信号の変化が生ずるときに「15」個のラツチ付
コンパレータ３１ないし４５で同時に判定動作が
行われる。アナログ入力端子１に加えられた信号
は「15」個のラツチ付コンパレータ３１ないし４
５に加えられる。このコンパレータ３１ないし４
５にはラダー抵抗６１ないし７４で分圧生成され
た異なる値のリフアレンス電圧が与えられている
ので、同一の入力信号と各リフアレンス電圧とが
比較され、「15」個のコンパレータ３１ないし４
５の出力は、特定のコンパレータを境界として出
力極性が反転したパターンが次のクロツクの変化
点まで保持される。ロジツク回路９１では、入力
した「15」本の信号のコード変換が行われて
「４」ビツトのデイジタル出力が生成される。

第５図はロールオフのかかつた「16」値のデイ
ジタル変調波形と第３図のアナログ・デイジタル
変換器を用いた場合のクロツク波形との関係を示
す。これはアイパターンと言われる波形であつて
横軸にクロツク信号周期で繰返す時間軸をとり、
縦軸に多値信号のレベルを観測表示した図であ
る。領域Ａはクロツク波形のタイミングＥでの変
調レベルからクロツク波形のタイミングＦでの変
調レベルへの変移領域であつて、例えばオシロス
コープで測定すると、全体に薄明るく見える箇所
である。一方、領域Ｂはオシロスコープで測定す
ると暗く見える箇所であり、またタイミングＥお
よびＦの近傍で離散的レベルC₁、C₂……が集中
し、オシロスコープ測定するとレベルC₁、C₂な
どは明るいスポツトとして見える箇所である。こ
のようにロールオフがかかつたデイジタル変調信
号はタイミングＥおよびＦで「16」レベルのデイ
ジタルレベルをとるから、アナログ・デイジタル
変換器に加えられるクロツクの波形はタイミング
ＥおよびＦで変化する波形でなければならない。
本例では、ラツチ付コンパレータ３１〜４５でク
ロツク立上り時点のデータが保存される。また、
識別レベレD₁はレベルC₁、レベルC₂との中間レ
ベルになるように設定されている。

ロールオフのかかつたデイジタル信号の波形は
領域面積Ａが広く領域Ｂの形状はほぼ菱形であつ
て、その縦軸および横軸が短く、これは多値化し
たデイジタル変調波をロールオフ波形整形した場
合の特徴であり、領域Ｂの時間が短いことはデイ
ジタル信号の判別に対する時間マージンの少ない
ことを、そして領域Ｂの縦軸が短いことはデイジ
タル信号の判別にノイズマージンの少ないことを
意味している。

また、第４図に示す第二の従来列回路は、第一
の従来例回路に存在する不確定幅に対し信号振幅
を大きくしてノイズマージンを改善したもので、
端子１１〜１４に加えられた電圧に従つて入力信
号は数レベルに分割された後に増幅されて、並列
型アナログ・デイジタル変換器２１〜２４に入力
される。並列型アナログ・デイジタル変換器２１
〜２４の各々の出力はロジツク回路９２で「４」
ビツトのデイジタル出力に変換される。

〔発明が解決しようとする問題点〕

前述の第一の従来例装置では多数のラツチ付コ
ンパレータ３１〜４５が一斉に動作するので、入
力の多値信号レベルによらず、クロツクのタイミ
ングと判定実行との時間差がほぼ一定である長所
があるが、コンパレータが並列に接続されるので
入力信号端子１から見込んだ入力容量が大きい、
消費電力が大きいと言つた欠点があり、かつ多値
になる程この欠点が顕著になる。さらに、使用さ
れているコンパレータの動作上のヒステリツクお
よび内部雑音などによる数mVの不確定幅が存在
する。ところで、デイジタル信号伝送上この種の
不確定幅と入力信号振幅とのノイズマージンは
30dB〜40dBが必要であるので、多値化が一層推
進されると、並列型アナログ・デイジタル変換器
では対処できなくなる欠点がある。

また、前述の第二の従来例装置では、個々の増
幅器のゲインの不揃い、並列型アナログ・デイジ
タル変換器のダイナミツクレンジの不揃いによ
り、非直線性誤差が発生し、かつ周囲温度の変化
に対し常に安定であるような補償を行うことが困
難になる欠点があり、また必要コンパレータの総
数は減少しておらず消費電力の改善が行えない欠
点があつた。

本発明は、このような欠点を除去するもので、
回路に存在する不確定幅と入力信号と、相対的な
ノイズマージンを確保し、周囲温度変化に対し安
定に動作し、かつ消費電力の節減された多値デイ
ジタル信号制御判別回路を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は受信装置で復調されたＮ値（Ｎ＝2ⁿ、
ｎは２以上の整数）デイジタル信号が入力する入
力端子と、この多値デイジタル信号のクロツク信
号が入力するクロツク信号端子と、上記入力端子
の信号を上記クロツク信号に基づいて識別してｎ
ビツトのデイジタル信号に変換する変換手段と、
上記ｎビツトのデイジタル信号を出力するｎ個の
出力端子とを備えた多値デイジタル信号判別回路
で、前述の問題点を解決するための手段として、
上記変換手段は、上記入力端子の信号が離散状態
になるタイミングよりやや前のタイミングで、ｎ
ビツトより小さいビツト数のデイジタル信号に変
換する第一のアナログ・デイジタル変換器と、こ
のアナログ・デイジタル変換器の出力信号をアナ
ログ信号に変換するデイジタル・アナログ変換器
とを備え、上記アナログ・デイジタル変換器およ
びデイジタル・アナログ変換器の少なくとも一方
にその出力信号を少なくとも上記離散状態になる
タイミングまで保持する手段を含み、さらに、上
記デイジタル・アナログ変換器の出力と上記入力
端子の信号をそれぞれ差動入力に入力する差動増
幅器と、この差動増幅器の出力を上記離散状態に
なるタイミングで、ｎビツトより小さいビツト数
のデイジタル信号に変換する第二のアナログ・デ
イジタル変換器と、この第二のアナログ・デイジ
タル変換器の出力および上記第一のアナログ・デ
イジタル変換器の出力からｎビツトのデイジタル
信号を生成する論理回路手段とを備えたことを特
徴とする。

〔作用〕

上記第二のアナログ・デイジタル変換器のラツ
チ開始時期より以前に、上記第一のアナログ・デ
イジタル変換器と上記デイジタル・アナログ変換
器の動作が行われ、上記第二のアナログ・デイジ
タル変換器のラツチ開始時期には、上記第一のア
ナログ・デイジタル変換器と上記デイジタル・ア
ナログ変換器の出力が一定値になる。

この動作はデイジタルマイクロ波通信方式に用
いられた多値デイジタル信号の有する特性を利用
したもので、上記第一のアナログ・デイジタル変
換器でおよその信号レベルが検出され、その電圧
分を上記増幅器で除去し、次段の最終的な判定を
行う上記第二のアナログ・デイジタル変換器に入
力される信号レベルを相対的に高くする。

すなわち、第２図に示すようにタイミングＥか
らのタイミングＦへ向かつて、領域Ａにはゆるや
かな波形が存在していることになるので、タイミ
ングＦより以前におよその識別を行うことにより
タイミングＦで識別に使用されるコンパレータの
数が低減され、さらにその必要なコンパレータの
入力範囲に入力信号を限定して増幅が行われる
と、コンパレータの精度が相対的に向上される。

〔実施例〕

以下、本発明実施例回路を図面に基づいて説明
する。

第１図は、この実施例回路の構成を示すブロツ
ク構成図である。第２図は、この実施例回路の動
作を示す信号波形図で、ロールオフ多値信号波形
と、クロツクタイミングと、識別電圧との関係が
示されている。この図中の符号Ａ、Ｂ、C₁およ
びC₂は第５図に用いられた符号Ａ、Ｂ、C₁およ
びC₂と同一の内容を示す。

まず、この実施例回路の構成を第１図に基づい
て説明する。この実施例回路は、ハイブリツド５
１と、第一アナログ・デイジタル変換器５２と、
デイジタル・アナログ変換器５３と、差動増幅器
５４と、第二アナログ・デイジタル変換器５５
と、遅延回路５６と、ロジツク回路５７と、アナ
ログ入力端子１と、クロツク入力端子２と、デイ
ジタル出力端子３ないし６とを備える。ここで、
第一アナログ・デイジタル変換器５２は全並列型
であり、また第二アナログ・デイジタル変換器５
５も全並列型である。アナログ入力端子１はハイ
ブリツド５１の入力に接続され、ハイブリツド５
１の第一の出力は第一アナログ・デイジタル変換
器５２の第一の入力に接続され、ハイブリツド５
１の第二の出力は差動増幅器５４の正入力に接続
される。第一アナログ・デイジタル変換器５２の
第一の出力はデイジタル・アナログ変換器５３の
第一の入力およびロジツク回路５７の第四の入力
に接続され、第一アナログ・デイジタル変換器５
２の第二の出力はデイジタル・アナログ変換器５
３の第二の入力およびロジツク回路５７の第五の
入力に接続され、第一アナログ・デイジタル変換
器５２の第三の出力はデイジタル・アナログ変換
器５３の第三の入力およびロジツク回路５７の第
六の入力に接続される。デイジタル・アナログ変
換器５３の出力は差動増幅器５４の負入力に接続
される。差動増幅器５４の出力は第二アナログ・
デイジタル変換器５５の第一の入力に接続され
る。第二アナログ・デイジタル変換器５５の第一
の出力はロジツク回路５７の第一の入力に接続さ
れ、第二アナログ・デイジタル変換器５５の第二
の出力ロジツク回路５７の第二の入力に接続さ
れ、第二アナログ・デイジタル変換器５５の第三
の出力はロジツク回路５７の第三の入力に接続さ
れる。クロツク入力端子２は第一アナログ・デイ
ジタル変換器５２の第二の入力、デイジタル・ア
ナログ変換器５３の第二の入力および遅延回路５
６の入力に接続され、遅延回路５６の出力は第二
アナログ・デイジタル変換器５５の第二の入力お
よびロジツク回路５７の第七の入力に接続され
る。ロジツク回路５７の第一の出力ないし第四の
出力はそれぞれデイジタル出力端子３ないし６に
接続される。

次に、この実施例回路の動作を第１図に基づい
て説明する。

端子１には受信復調された多値信号が入力され
る。この入力信号はハイブリツド５１で分岐さ
れ、一方の出力は「３」ビツトの第一アナログ・
デイジタル変換器５２に入力される。第一アナロ
グ・デイジタル変換器５２では「７」レベルで信
号が識別され、「３」ビツトのデイジタル信号出
力はデイジタル・アナログ変換器５３とロジツク
回路５７に入力される。デイジタル・アナログ変
換器５３では「３」ビツトのデイジタル信号が再
度アナログ信号に変換され、ハイブリツド５１の
他の出力とともに差動増幅器５４に与えられる。
ここで両出力の差が生成され、かつ「２」倍に増
幅された信号が第二アナログ・デイジタル変換器
５５に出力される。第二アナログ・デイジタル変
換器５５も「３」ビツトアナログ・デイジタル変
換器であり、ここでこの差信号が「７」レベルで
識別され、「３」ビツトのデイジタル信号がロジ
ツク回路５７に出力される。ロジツク回路５７で
は第一アナログ・デイジタル変換器５２から送出
された「３」ビツトのデイジタル信号と、第二ア
ナログ・デイジタル変換器５５から送出された
「３」ビツトのデイジタル信号とに基づいて「４」
ビツトのデイジタル信号が生成される。

ところが、この判別回路の動作のタイミングを
決定するクロツク信号はクロツク入力端子２を経
て第一アナログ・デイジタル変換器５２およびデ
イジタル・アナログ変換器５３に与えられる。ま
た、遅延回路５６でタイミングが遅延されこの遅
延されたタイミング信号が第二アナログ・デイジ
タル変換器５５とロジツク回路５７とに与えられ
る。したがつて、第二アナログ・デイジタル変換
器５５とロジツク回路５７とが動作を開始すると
きには、第一アナログ・デイジタル変換器５２お
よびデイジタル・アナログ変換器５３の動作は完
了しており、第二アナログ・デイジタル変換器５
５で比較動作が行われる以前の時間帯に第一アナ
ログ・デイジタル変換器５２で判定された信号レ
ベルのデイジタル信号がロジツク回路５７に入力
し、またアナログ信号が差動増幅器５４に入力し
ており、かつ第一アナログ・デイジタル変換器５
２のラツチ手段によりその値は一定に保たれてい
る。

したがつて、第二のアナログ・デイジタル変換
器５５ではその固定分が除去されたアナログ信号
が識別され「３」ビツトのデイジタル信号として
ロジツク回路５７に送出される。

このように、第一アナログ・デイジタル変換器
５２の識別タイミングと第二アナログ・デイジタ
ル変換器５５の識別タイミングが異なるので、第
二アナログ・デイジタル変換器５５の判定すべき
ダイナミツクレンヂは第一アナログ・デイジタル
変換器５２の「１」LSB以内とは限らない。こ
の実施例回路では最終出力「４」ビツトを得るた
めに、第一アナログ・デイジタル変換器５２も第
二アナログ・デイジタル変換器５５も「３」ビツ
ト変換器が使用されており、第二アナログ・デイ
ジタル変換器５５は第一アナログ・デイジタル変
換器５２の「４」LSBのダイナミツクレンヂと
してカバーされている。したがつて、第一アナロ
グ・デイジタル変換器５２で識別が行われた時点
から第二アナログ・デイジタル変換器５５で識別
動作が行われる時点までの間に、入力信号がアナ
ログ・デイジタル変換器５２で約「１」LSBだ
け上下に変化したとしても第二アナログ・デイジ
タル変換器５５のダイナミツクレンジ内にあり、
ロジツク回路５７は両者のデイジタル信号を処理
して最終の「４」ビツトデータを生成することが
できる。

このように総合出力ビツト「４」に対して、最
終識別動作を行うアナログ・デイジタル変換器５
５のビツト数は「３」であるので、全並列型アナ
ログ・デイジタル変換器ではラツチ回路付コンパ
レータが「７」個並列に接続されるのみであつ
て、「15」個の場合よりも入力容量が小さい。こ
のときは増幅器の出力抵抗とこの入力容量とで構
成される時定数が小さいことを意味し、より高速
な動作が可能になる。

つぎに、この実施例回路の動作を第２図に示す
信号波形図を用いて説明する。

第一のアナログ・デイジタル変換器５２および
デイジタル・アナログ変換器５３にはクロツク波
形ａが加えられ、タイミングで識別電圧v₁の識
別が行われる。アナログ・デイジタル変換器５２
から出力される「３」ビツトデイジタルデータお
よびデイジタル・アナログ変換器５３から出力さ
れるアナログ信号はタイミングで過渡的な変化
を生じ、タイミングＦでこの過渡的変化は完了し
ている。タイミングの識別でレベルD₂より高
くレベルD₁より低いことが判定された場合には、
次のタイミングＦではレベルC₁、C₂またはそれ
らの近傍のレベルになるはずであるので、デイジ
タル・アナログ変換器５３の出力により第二アナ
ログ・デイジタル変換器５５の識別電圧v₂に示す
ように設定される。すなわち、差動増幅器５４は
その利得が「２」に設定されているので、識別電
圧のステツプは２分の１になり、その分解能は
「２」倍に拡大されたことになり、等価的に第２
図にv₂で示す電圧で識別が行われる。タイミング
Ｆで入力信号がレベルD₁およびD₂の間である場
合には識別電圧G₁で判定することができるが、
タイミングとタイミングＦとの間の時間帯にレ
ベルD₁以上、レベルD₂以下の範囲に入力波形が
変化することもあり得るので、識別電圧v₂はレベ
ルD₁およびレベルD₂の上下にも設定されている。

このように最終識別の以前に第一アナログ・デ
イジタル変換器５２でおよその識別が行われ、最
終識別を行う区間内でそのデイジタル出力は一体
に保たれる。すなわち、デイジタル・アナログ変
換器５３のアナログ出力は一定に保たれ、その出
力で一定のアナログ電圧を減算することによりダ
イナミツクレンヂが縮小された状態で増幅が行わ
れ、第二アナログ・デイジタル変換器５５で、先
の識別電圧を中心に上下の電圧がより細かなステ
ツプで識別される。

この二つの識別出力すなわちアナログ・デイジ
タル変換器５２の「３」ビツトの出力およびアナ
ログ・デイジタル変換器５５の出力はロジツク回
路５７に与えられて「15」値の識別値に整理さ
れ、「４」ビツトの出力信号として端子３〜６に
送出される。

このロジツク回路５７の動作はタイミングで
行われる判定により、第２図にv₂で示す「７」値
の判定レベルのスケールを上下に移動することと
等価であり、タイミングＦでその正確な判定を行
い、その結果を全体として「15」値の判定レベル
に従つて出力する。

この実施例回路ではアナログ・デイジタル変換
器５２および５５とデイジタル・アナログ変換器
５３としてはIC等で一般的に使用されているも
のが用いられるので、アナログ・デイジタル変換
器の出力は「３」本となつているが、全並列型ア
ナログ・デイジタル変換器内のラツチ付コンパレ
ータの出力「７」本を出力として用いることも可
能であり、これより中間のロジツク回路が省略さ
れてスピードが向上される。

上記実施例回路では差動増幅器５４の利得を
「２」としたが、これは「２」に限るものではな
く他の値をとることができる。この利得が「４」
であれば、第２図にv₂で示すステツプはv₁で示す
ステツプを四等分したステツプになる。

この実施例回路では、アナログ・デイジタル変
換器５２および５５の感度が同一である場合を説
明したが感度が同一でない場合にはこの利得が整
数値になるとは限らない。

この実施例回路では「15」値で識別を行う
「16」値デイジタル信号の判別回路について説明
したが、これは一般にＮ値（Ｎ＝2ⁿ、ｎは２以上
の整数）デイジタル信号について同様に実施する
ことができる。いずれにしても、入力容量の低減
による高速化とノイズマージンの改善のために第
一および第二のアナログ・デイジタル変換器５２
および５５の出力ビツト数「n₁」および「n₂」は
「ｎ」よりかならず小さく、また予想した範囲外
になることにそなえるために、2ⁿ¹×2ⁿ²＞2ⁿの関
係が保たれなければならない。

また、入力信号の中心と判別回路の中心電圧と
のオフセツト調整を第一アナログ・デイジタル変
換器５２の出力値を確率計算することにより自動
的に行うことができる。また、第二アナログ・デ
イジタル変換器５５の入力信号のオフセツト調整
も、第二アナログ・デイジタル変換器５５の出力
値を確率計算することにより自動的に行うことが
できる。また、この判別回路の入力信号の振幅と
この判別回路のダイナミツクレンヂとの一致調整
を最終出力値の確率を測定することにより自動的
に行うことができる。また、第一アナログ・デイ
ジタル変換器５２と第二アナログ・デイジタル変
換器５５の出力データを使用することで、オーバ
ーフローアーの発生およびその発生程度を判定
し、ダイナミツクレンヂの一致調整を行うための
初期設定が行われる。

〔発明の効果〕

本発明は以上説明したように、高速コンパレー
タが有するヒステリシスおよび不確定幅と信号レ
ベルとの相対比を大きくとることができ、また使
用されるアナログ・デイジタル変換器の桁数を小
さくすることができるので、多値デイジタル信号
を高精度でかつ高速に判別することができる効果
がある。

また、アナログ・デイジタル変換器およびデイ
ジタル・アナログ変換器はその桁数を小さくする
ことができるので、実質的にハードウエア量は少
なくなり、LSI化が容易でかつ消費電力を少なく
する効果がある。

【図面の簡単な説明】

第１図は実施例回路の構成を示すブロツク構成
図。第２図は実施例回路の動作を示す信号波形
図。第３図は第一の従来例回路の構成を示すブロ
ツク構成図。第４図は第二の従来例回路の構成を
示すブロツク構成図。第５図は第一の従来例回路
の動作を示す信号波形図。１……アナログ入力端子、２……クロツク入力
端子、３，４，５，６……デイジタル出力端子、
７，８，１１，１２，１３，１４……リフアレン
ス電圧印加端子、２１，２２，２３，２４，５
２，５５……アナログ・デイジタル変換器、２
５，２６，２７，２８，５４……差動増幅器、２
９，５１……ハイブリツド、３１〜４５……ラツ
チ回路付コンパレータ、５３……デイジタル・ア
ナログ変換器、５６……遅延回路、６１〜７４…
…ラダー抵抗、５７，９１，９２……ロジツク回
路。

Claims

【特許請求の範囲】１多値直交振幅変調信号が復調されたＮ値（Ｎ
＝2ⁿ、ｎは２以上の整数）デイジタル信号が入力
する入力端子と、この多値デイジタル信号のクロツク信号が入力
するクロツク信号端子と、上記入力端子の信号を上記クロツク信号に基づ
いて識別してｎビツトのデイジタル信号に変換す
る変換手段と、上記ｎビツトのデイジタル信号を出力するｎ個
の出力端子とを備えた多値デイジタル信号判別回路におい
て、上記変換手段は、上記入力端子の多値デイジタル信号のアイパタ
ーンが最大限に開くタイミングよりやや前のタイ
ミングで、ｎビツトより小さいビツト数のデイジ
タル信号に変換する第一のアナログ・デイジタル
変換器と、このアナログ・デイジタル変換器の出力信号を
アナログ信号に変換するデイジタル・アナログ変
換器とを備え、上記アナログ・デイジタル変換器およびデイジ
タル・アナログ変換器の少なくとも一方にその出
力信号を少なくとも上記多値デイジタル信号のア
イパターンが最大限に開くタイミングまで保持す
る手段を含み、さらに、上記デイジタル・アナログ変換器の出力と上記
入力端子の信号をそれぞれ差動入力に入力する差
動増幅器と、この差動増幅器の出力を上記多値デイジタル信
号のアイパターンが最大限に開くタイミングで、
ｎビツトより小さいビツト数のデイジタル信号に
変換する第二のアナログ・デイジタル変換器と、この第二のアナログ・デイジタル変換器の出力
および上記第一のアナログ・デイジタル変換器の
出力からｎビツトのデイジタル信号を生成する論
理回路手段とを備えたことを特徴とする多値デイジタル信号判
別回路。