JPH0478098A - 半導体記憶装置の動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、不揮発性の半導体記憶装置の動作方法に関す
る。

（従来の技術） ダイナミック−ランダム・アクセス・メモリ（ＤＲＡＭ
）をはじめとする、半導体記憶装置の大容量化、高集積
化がすすむにつれ、メモリセルにおいてコンデンサが占
める面積の割合が大きくなってきている。このため、た
とえば４ＭビットＤＲＡ）Ｉｔこおいては、メモリセル
内のコンデンサとしてスタック、トレンチなどの３次元
構造が採用されるようになっているが、今後さらに集積
化が進むことが予想されており、メモリセルの構造はま
すます複雑になることが予想されている。

このため従来誘電体材料として使用されている、シリコ
ンの酸化物や窒化物の替わりに、大きな誘電率をもつ強
誘電体を誘電体として使用することにより、コンデンサ
の構造を簡単にすることが検討されている。例えば典型
的な強誘電体であるジルコン酸チタン酸鉛（ＰＺＴ）の
誘電率は１０００以上であり、原理的にブレーナ構造で
あっても小さな面積で大きな電荷を蓄積可能である。こ
のためコンデンサ材料として強誘電体材料を使った半導
体記憶装置は、簡単な構造で高集積化か可能であること
か期待される。プレーナ構造の強誘電体コンデンサは、
スパッタリングやＣＶＤ法などで堆積した強誘電体膜の
上面と下面をポリシリコンや金属などの電極で挾むだけ
でよく、比較的簡単なプロセスで形成することかできる
。

また強誘電体コンデンサを使って、不揮発性のＲＡＭを
作ることも、特開昭６３−２０１９９８号等で検討され
ている。これは、強誘電体は電界と分極の間にヒステリ
シス特性をもつことを利用したもので、強誘電体コンデ
ンサでは電圧をゼロに戻しても印加した電圧の向きに応
じた残留分極が保持される。

従って、電極に残留する電荷の向きを例えば”０”と”
１”に対応させることにより、強誘電体コンデンサにデ
ジタル情報を記憶させることができる。

強誘電体コンデンサにおいては、印加電圧■と蓄積電荷
Ｑとの間に第１３図に見られるような関係がある。第１
３図（ａ）はキュリー温度以下（強誘電相）、（ｂ）は
キュリー温度以上（常誘電相）で観測されるＱ−Ｖ曲線
である。このような強誘電体コンデンサ１個と、ＭＯ６
型トランジスタ１個を組み合わせることにより形成され
るメモリセルの回路の一般的な例を＊１４図に示す。ま
た、このようなメモリセル１個に１ビツトの情報を書き
込み、また読み出す半導体記憶装置の部分回路図を第１
５図に示す。第１４図に示したメモリセルでは、ＭＯＳ
型トランジスタ（１７）のゲート電極にワード線ＭＬ（
４）が結合し、ＭＯＳ型トランジスタ（１７）のソース
及びドレインがそれぞれビット線ＢＬ（１６）及び強誘
電体コンデンサ（１８）の一方の電極と結合し、強誘電
体コンデンサ（１８）の他方の電極がプレート線ＰＬ（
１３）と結合している。また、プレート線ＰＬ（１３）
及びワード線ＭＬ（４）は共ニヒット線ＢＬ（１１３）
に直交するように形成されている。さらに第１５図に示
したような半導体記憶装置においては、１つのセンスア
ンプＳ／Ａ（２０）に結合する２本のビット線ＢＬ（１
Ｂ−１）、ＢＬ（１Ｂ−２）がビット線対を構成し、セ
ンスアンプＳ／Ａ（２０）を挟んでセンスアンプＳ／Ａ
（２０）の両側に形成される。

第１５図に示したような構造を１カラムとして、同じ構
造のカラムをＹ方向に複数個並べてメモリセル・アレイ
が構成される。第１６図に係るメモリセル・アレイの回
路図を示す。すなわちワード線ＷＬ（４）はＹ方向に並
んだ同一ロウ内の複数のメモリセルのＭＯＳ型トランジ
スタク１７）のゲート電極と結合し、さらにワード線デ
コーダ（１９）と結合する。またプレート線ＰＬ（１３
）についても、同一ロウ内のメモリセルの強誘電体コン
デンサ（１８）の電極と結合し、さらにプレート線デコ
ーダ（２８）と結合する。

このように強誘電体コンデンサを用いた半導体記憶装置
においては、１個のＭＯＳ型トランジスタと１個の強誘
電体コンデンサよりメモリセルを構成てきるので、半導
体記憶装置の大容量化に適している。また動作方法は、
フリップフロップ型のセンスアンプでビット線の電位を
増幅してメモリセルの強誘電体コンデンサに再書き込み
を行なう点などＤＲＡＭと共通部分が多く　、ＤＲＡＭ
の回路技術の多くをそのまま利用できるという特徴があ
る。

しかもＤＲＡＭより優れた特徴として、原理的にはすフ
レッシュ動作か不要であり、不揮発性であるということ
が挙げられる。

しかしなから係る強誘電体コンデンサを用いた半導体記
憶装置においても、上述したように原理的にはりフレン
ンユ動作が不要であるものの、以下に詳述するリフレッ
シュ特性の問題が有り、現実にはＤＲＡＭはどの頻度で
は無いにしろＤＲＡＭと同様のリフレッシュ動作か必要
である。

すなわちＤＲＡＭの場合では、メモリセルのコンデンサ
に蓄積された電荷が時間とともに減少するリーク電流か
問題となる。リーク電流の経路としては、ストレージ・
ノードと半導体基板間のＰ−Ｎジャンクション・リーク
電流、アクセス・トランジスタのサブスレッンヨルド電
流、寄生フィールド・トランジスタのリーク電流、コン
デンサ誘電体膜のリーク電流等が挙げられるか、このう
ち主な経路はＰ−Ｎジャンクションやリーク電流である
。これは、半導体基板上に形成されたＭＯ５型トランジ
スタのソースあるいはドレインと半導体基板の間のＰ−
Ｎ接合の空乏層内で、熱的に電子及び正孔のキャリアか
発生し、空乏層に印加された電界によってキャリアが移
動することか原因である。Ｄｌ？ＡＭでは、メモリセル
のコンデンサの電荷蓄積のを無により、ストレージ・ノ
ートに異なる電位、例えば５■と０■か与えられている
。これかリーク電流によって時間とともに熱平衡状態へ
と緩和していくため、ＤＲＡＭてはリフレッシュ動作か
必要となるのである。

一方、強誘電体コンデンサを用いた半導体５己憶装置に
おいては、強誘電体コンデンサの両端の電位を等電位に
保つことかできれば、メモリセルに記憶された情報は保
持され、リフレッシュ動作は不要となる。しかしなから
ＤＲＡＭと同様に、ビット線の容量を減らすなどの目的
で半導体基板に・・イアスミ位を印加し、ソース及びト
レインと半導体基板の間の空乏層に逆バイアスを印加し
て使用すれば、メモリセルのストレージ・ノートの電位
は時間とともに基板電位に近づき、強誘電体コンデンサ
の両端に電位差が生じる。これは、空乏層て熱的に発生
した電子及び正孔が空乏層の電界により静電的な力を受
け、それぞれソースまたはドレインと基板とに引き寄せ
られることが原因である。

従って、このような強誘電体コンデンサを用いた半導体
記憶装置においても、ＤＲＡＭはどの頻度では無いにし
ろリフレッシュ動作が必要となってしまつ０ さらに、このような半導体記憶装置では、ＤＲＡＭ同様
ソフト・エラーに起因する誤動作の問題かある。すなわ
ちソフト・エラーとは、パッケージなどに微量含まれる
ウラン、トリウムなどの放射性元素から放出されるα粒
子によって、メモリセルの記憶内容が破壊されるもので
ある。α粒子は半導体基板中を約数十ミクロン進入し、
その軌跡にそって約２００ｆＣの電子−正孔対を発生す
る。このようにして発生した電荷が、拡散や移動により
メモリセルのストレージ・ノードやビット線に流れ必む
ことにより記憶情報か破壊されるのである。

このようにソフト・エラーは、メモリセルの記憶情報を
破壊して誤動作を引き起こし、ひいては半導体記憶装置
の信頼性を著しく低下せしめる。しかしなから従来のＤ
Ｉ？ＡＭにおいては、このよなソフト・エラーを完全に
除去する方法が無く、さらに前述したような強誘電体コ
ンデンサを用いた半導体記憶装置においても、ソフト・
エラーを除去する方法はこれまで見出されていなかった
。

（発明か解決しようとする課題） −Ｌ述したように、強誘電体コンデンサを用いた半導体
記憶装置においても、これまではＤＲＡＭ同様リフレッ
シュ動作か必要であり、またソフト・エラーにより誤動
作か発生するという問題かあった。さらに、このような
半導体記憶装置においては、強誘電体コンデンサに蓄積
される電荷量か小さくなるほどリフレッシュ特性及び信
頼性が低下する傾向にあり、換言すれば強誘電体コンデ
ンサの容量か小さいほど上述したような問題か深刻とな
るため、係る問題は半導体記憶装置の高集積化の妨げと
なっていた。

詐発明はこのような問題を解決して、リフレッシュ特性
が良好でしかも誤動作の発生する確率が小さく、低消費
電力で信頼性の高い半導体記憶装置の動作方法を提供す
ることを目的としている。

［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板上に形成された強誘電体コンデン
サ及びスイッチングトランジスタからなるメモリセルか
マトリックス状に配置され、前記強誘電体コンデンサの
一方の電極が前記スイッチングトランジスタのソース、
ドレインを介してビット線に接続され、前記強誘電体コ
ンデンサの他方の電極がプレート線に接続され、前記ス
イッチングトランジスタのゲート電極がワード線に接続
されてなる半導体記憶装置の動作方法において、前記ワ
ード線より駆動信号を伝達して前記スイッチングトラン
ジスタを導通状態とすると共に、前記プレート線より駆
動信号を伝達して前記メモリセルにアクセスした後、前
記ビット線及びプレート線の電位を半導体基板の基板電
位と等電位とした状態で前記ワード線より伝達される駆
動信号を停止して前記スイッチングトランジスタを非導
通状態にする半導体記憶装置の動作方法である。すなわ
ち本発明の半導体記憶装置の動作方法は、メモリセルへ
のアクセスを行なった後、ワード線より伝達された駆動
信号を停止してメモリセルのスイッチングトランジスタ
を非導通状態とする時に、ビット線及びプレート線の電
位か半導体基板の基板電位と等電位であることを特徴と
している。

さらに本発明は、ビット線のプリチャージ電位を半導体
基板の基板電位と等電位にする半導体記憶装置の動作方
法である。また本発明において、前記基板電位は、半導
体素子の外部よりビット線。

プレート線等に電源電圧を供給する電源電圧発生手段に
より、■　あるいはＶ　１すなわちＱＶｓｓ　　　　　
　　　　　　　　　ｃｃ５Ｖ等に設定されることか好ま
しい。この場合、ビット線のプリチャージを行なう場合
にも、係る電源電圧発生手段を用いてビット線のプリチ
ャージ回路に電圧を供給すれば、ビット線のプリチャー
ジ電位を半導体基板の基板電位と等電位にせしめること
ができる。

なお本発明では、アクセス時以外にメモリセルの強誘電
体コンデンサに蓄積された電荷が反転し、メモリセルに
記憶された情報が消失することを防ぐため、メモリセル
のスイッチングトランジスタが非導通状態とされた後も
、プレート線の電位を半導体基板の基板電位と等電位に
保持することが望ましい。

次に第１図に、本発明に係る半導体記憶装置におけるメ
モリセル・アレイの一例の回路図を示す。

また第２図には、このようなメモリセル・アレイの他の
例の回路図を示す。第１図及び第２図に示されるように
、本発明の半導体記憶装置のメモリセル（１１）は、強
誘電体コンデンサ（１８）及びスイッチングトランジス
タとしてのＭＯＳ型トランジスタ（１７）より構成され
、強誘電体コンデンサ（１８）の一方の電極がＭＯＳ型
トランジスタ（１７）のソース。

ドレインを介してビット線ＢＬ（１Ｂ−１）またはＢＬ
（１Ｂ−２）に接続され、強誘電体コンデンサ（１８）
の他方の電極がプレート線ＰＬ（１３）と接続され、Ｍ
ＯＳ型トランジスタ（１７）のゲート電極がワード線Ｗ
Ｌ（４）と接続される。また第１図に示したメモリセル
・アレイでは、メモリセル（１１）が１個のＭＯＳ型ト
ランジスタ（１７）と１個の強誘電体コンデンサ（１８
）とから構成され、第２図に示したメモリセル・アレイ
では、メモリセル（１１）が２個のＭＯＳ型トランジス
タ（１７−１，１７−２）と２個の強誘電体コンデンサ
（１８−１，１８−２）とから構成される。なお第２図
に示したようなメモリセル（１１）では、２個の強誘電
体コンデンサ（１８−１，１８−２）には、常に互いに
相補的な分極状態が保持される。而してこのようなメモ
リセル（１１）はマトリックス状に配置され、ワード線
ＷＬ（４）かビット線肛（１Ｂ−１）、ＢＬ（ｌｆ３−
２）と直交し、プレート線ＰＬ（１３）がビット線ＢＬ
（１Ｂ−１）、ＢＬ（１Ｂ−２）と平行に形成される。

すなわち第１図及び第２図に示したようなメモリセル・
アレイではワード線ＷＬ（４）とプレート線ＰＬ（１３
）が直交することを特徴としている。さらに、本発明で
はメモリセル・アレイの構成は特に限定されず、第１６
図に示したようなワード線ＷＬ（４）とプレート線ＰＬ
（１３）が平行に形成される従来のメモリセル・アレイ
の構成も許容される。また第１図及び第２図に示したメ
モリセル・アレイでは、ビット線対を構成する２本のビ
ット線ＢＬ（１，８−１）、ＢＬ（１Ｂ−２）かプレー
ト線ＰＬ（１３）を挟んでその両側に形成され、係るビ
ット線対は同一のセンスアンプを共有する。これはＤＲ
ＡＭにおけるフォールディト・ビット線方式と同様の配
置であるか、本発明ではＤＲＡｙＩにおけるオープン・
ビット線方式と同様に、１つのセンスアンプを共有する
ビット線対をセンスアンプを挟んでその両側に形成する
こともてきる。たたしより好ましくは、前述したように
、フォールディト・ビット線方式と同様ビット線対かプ
レート線を挟んでその両側に形成される配置である。

さらに第１図及び第２図に示したメモリセル・アレイで
は、スイッチングトランジスタとしてはＭ　ＯＳ型トラ
ンジスタが利用されるが、本発明はこれに限定されず、
ケート電極部分に窒化膜が形成されてなるＭ　Ｉ　Ｓ型
トランジスタ等を用いることもできる。

（作　　用） 本発明においては、メモリセルへのアクセスを行なった
後、ワード線より伝達された駆動信号を停止してメモリ
セルのスイッチングトランジスタ、例えばＭＯ８型トラ
ンジスタを非導通状態とする時のビット線及びプレート
線の電位か半導体基板の基板電位と等電位である。従っ
てメモリセルに記憶された情報の保持状態においても、
強誘電体コンデンサとスイッチングトランジスタとの間
のストレージ・ノートの電位か半導体基板の基板電位と
等電位に保持される。すなわち、ストレージ・ノードと
半導体基板の間のＰ’−Ｎ接合の空乏層に電界か印加さ
れていないため、半導体記憶装置のりフレッシュ特性低
下の主原因となるＰＮジャンクション・リーク電流の発
生が抑制される。なお、本発明に係る半導体記憶装置に
おいて、メモリセルのスイッチングトランジスタがＣＭ
　ＯＳ型トランジスタであるような場合、このようにＰ
−Ｎジャンクション・リーク電流の発生を抑えるために
は、上述のビット線及びプレート線の電位を半導体基板
におけるウェルの電位と等電位にする必要があるか、本
発明での基板電位とはこのような場合のウェルの電位を
含んで意味している。

また本発明によれば、ソフト・エラーの発生が抑えられ
、半導体記憶装置において誤動作が生じるおそれを著し
く低減することができる。すなわちソフト・エラーとは
、前述したように、α粒子の進入により半導体基板中に
発生した電荷がストレージ・ノードやビット線に流れ込
むことによって引き起こされる。本発明ではストレージ
・ノードと半導体基板が等電位に保持されるため、スト
レージ・ノードに流れ込む電荷の数か低減され、ソフト
・エラーの発生を抑制できる。さらに本発明では、ビッ
ト線のプリチャージ電位を半導体基板の基板電位と等電
位とすることにより、ビット線をフローティング状態に
したときにビット線に流れ込む電荷の数が低減されるの
で、これによりソフト・エラーの発生が一層抑制される
。なお、ここでも前述したようにメモリセルのスイッチ
ングトランジスタかＣＭＯＳ型トランジスタであるよう
な場合は、基板電位とはウェルの電位を含んで意味する
ことは言うまでもなく、以下についても全く同様である
。

また本発明では、半導体素子の外部より電源電圧を供給
する電源電圧発生手段を用いて半導体基板に基板電位を
印加すれば、半導体記憶装置の動作時における基板電位
の変動か抑制される。すなわち上述したようなメモリセ
ルををする半導体記憶装置では、ＤＲＡＭと同様に、ビ
ット線や周辺回路の充放電の際に基板電位の変動が常に
伴ない、特にビット線の充放電の影響は無視てきない。

これは、このような半導体記憶装置においては、ビット
線と結合するソースまたはドレインと半導体基板の間の
Ｐ−Ｎ接合における結合容量がある程度大きくなること
は避けられないからである。このため係る半導体記憶装
置においては、基板電位を一定に保持するため、半導体
基板に常に所定の電位が印加される。例えば従来のＤＲ
ＡＭでは、基板電圧発生回路として、リング発信器とダ
イオード、コンデンサ等を組み合わせることにより半導
体素子内にチャージ・ポンプか形成されている。しかし
ながら係る基板電圧発生回路は、ハイ・インビ−ダンス
電源となるため基板電位の変動に対する追随性が悪く、
基板電位を一定に保持することか困難である。これに対
し、上述したような半導体素子の外部より電源電圧を供
給する電源電圧発生手段では、電圧源のインピーダンス
が低く基板電位の変動に対する追随性が良好であるため
、前述したような基板電位の変動を抑制することか可能
である。従って本発明では、基板電圧発生回路として前
記電源電圧発生手段を用いることにより、基板電位の変
動を小さくてきるので、ストレージ・ノードと半導体基
板の間のＰ−Ｎジャンクション・リーク電流等のリーク
電流の発生が一層抑えられ、リフレッシュ特性の向上、
ソフト・エラーに起因する誤動作の防止かより効果的に
達成される。

さらに本発明に係る半導体記憶装置では、例えば第１図
及び第２図に示されるようにワード線とプレート線を直
交して形成することにより、メモリセルへのアクセス時
、駆動信号を伝達するワード線及びプレート線をそれぞ
れ異なるアドレスにより選択することが可能となり、こ
れにより、動作時においてソフト・エラーか発生する確
率を著しく低減せしめることができる。この理由につい
て以下に詳述する。

第１図及び第２図に示した如くのメモリセル・アレイを
有する半導体記憶装置では、メモリセル（１１）へのア
クセスを行なう際、ワード線ＷＬ（４）及びプレート線
ＰＬ（１３）かそれぞれ異なるアドレス、換言すればロ
ウアドレス及びカラムアドレスにより１本ずつ選択され
る。而して選択されたワード線ＷＬ（４）及びプレート
線ＰＬ（１３）と結合する唯一のメモリセル（１１）の
みが駆動して、係るメモリセル（１１）と結合するビッ
ト線ＢＬ（１６−１）、またはＢＬ（１，６２）のみに
情報が取り出される。従って読み出しを行なう場合、情
報が取り出されるビット線対についてのみプリチャージ
状態を解除すれば良い。

方、第１６図に示したようなメモリセル・アレイを有す
る半導体記憶装置においては、ワード線ＷＬ（４）及び
プレート線ＰＬ（１３）をともに同じアドレス、すなわ
ちロウアドレスにより選択することによりメモリセル（
１１）へのアクセスか行なわれる。従って選択されたロ
ウにおいては、全てのカラムのメモリセル（１１）より
ビット線ＢＬ（１Ｂ−１）または肛（１Ｂ−２）に情報
か取り出されるので、これらのメモリセル（１１）に対
して、全てビット線ＢＬ（１６−１）またはＢＬ（１Ｂ
−２）に取り出された情報を再び書き込んでおかなけれ
ばならない。すなわち読み出しを行なう際には、ワード
線νＬ（４）及びプレート線ＰＬ（１３）を選択する前
に、全てのビット線対のプリチャージ状態を解除せしめ
、ワード線ＭＬ（４）及びプレート線ＰＬ（１３）を選
択してメモリセル（１１）の駆動を行なった後、全カラ
ムについてセンスアンプＳ／Ａ（２０）を活性化して再
書き込みを行なわなければならない。

ところでソフト・エラーは、前述したように、α粒子の
半導体基板中への進入に起因して生じた電荷がストレー
ジ−ノードやビット線に流れ込むことにより発生する。

このうち、電荷がビット線ＢＬ（１Ｂ−１）またはＢＬ
（１Ｂ−２）に流れ込むことにより発生するソフト・エ
ラーは、読み出しを行なう際に、ビット線ＢＬ（１Ｇ−
１）またはＢＬ（１Ｂ−２）がプリチャージ状態からフ
ローティング状態に移行した後、センスアンプＳ／Ａ（
２０）が活性化されるまでの間に生じる。従って読み出
しを行なう際に、全カラムのビット線対についてプリチ
ャージ状態の解除が行なわれる第１６図に示したような
メモリセル・アレイを有する半導体記憶装置では、全カ
ラムにおいてソフト・エラーが発生するおそれがある。

これに対し、第１図及び第２図に示したようなメモリセ
ル・アレイを有する半導体記憶装置においては、上述し
たようにワード線ＷＬ（４）及びプレート線ＰＬ（１３
）をそれぞれ異なるアドレスにより選択することによっ
て、目的とするメモリセル（１１）についてのみ駆動を
行なうことか可能となる。而してビット線対のプリチャ
ージ状態の解除は、目的とするメモリセル（１１）と同
一カラムについてのみ行なえば良く、これにより係る半
導体記憶装置では、ソフト・エラーが発生する確率を著
しく低減せしめることができる。

また、本発明においてメモリセルへのアクセス時に上述
したようにワード線及びプレート線をそれぞれ異なるア
ドレスにより選択すれば、選択されたワード線及びプレ
ート線と結合する唯一のメモリセルのみからビット線に
情報が取り田され、その後再書き込みか行なわれる。換
言すれば、このような動作方法によれば、第１６図に示
したようなメモリセル・アレイを有する半導体記憶装置
のように、メモリセルへのアクセス時に全カラムのビッ
ト線対の充放電を行なう必要かない。従って、係るビッ
ト線対の充放電に伴なって発生する基板電位の変動が抑
制され、半導体記憶装置の信頼性を大幅に高めることが
できる。

さらに本発明の半導体記憶装置において、メモリセルの
スイッチングトランジスタかＣＭＯＳ型トランジスタで
あるような場合には、前記メモリセルの形成されたウェ
ルとは異なるウェル上に周辺回路を形成して、係る周辺
回路の形成されたウェルには拡散層との間に逆バイアス
の電界を印加することにより、周辺回路における寄生容
量を低減せしめ高速な動作を実現することも可能である
。

（実施例） 以下に、本発明を実施例によって詳細に説明する。

ます、第１図に示したようなメモリセル・アしイを次の
ようなプロセスにより形成した。なお、第３図及び第４
図はそれぞれ係るプロセスを示す平面図及び縦断面図で
ある。

初めに半導体基板としてのＰ型シリコン基板（１）の表
面にＳｉＮ膜を形成し、続いてフォト・リソグラフィー
と反応性イオン・エツチングによりＳｉ＼：膜のパター
ニングを行ない素子領域を残してＳｌ膜を除去した後、
Ｐ型シリコン基板（１）の表面を約１０００℃で熱酸化
して素子分離領域に厚さ約８０００人のフィールド酸化
膜（２）を形成して、ＳｉＮ膜は除去する。（第３，４
図（ａ））さらに、素子領域上に厚さ１００′Ａ程度の
酸化膜を形成してその上に厚さ約３０００　Ａの多結晶
シリコン等の導体をＣＶＤ法により堆積した後、フォト
リソグラフィー技術とドライ・エツチングを用いてバタ
ーニングしケート酸化膜（３）及びゲート電極（５）を
形成する。

（第３．４図（ｂ））なおこのゲート電極（５）は、メ
モリセル−アレイのワード線を兼ねている。次にゲート
電極（５）をマスクとして用い、素子領域にＡｓ等のイ
オン注入を行なってｎ型ソース（６−１）及びトレイン
（６−２）を形成する。（第３，４図（Ｃ））次いて、
ＣＶＤ法等を用いて全面に厚さ約５０００　ＡのＳｉＯ
３等よりなる第１の層間絶縁膜（９）を形成した後、第
１の層間絶縁膜（９）上の所定の領域に、多結晶シリコ
ン等よりなるプレート線（１３）をワード線を兼ねるゲ
ート電極（５）と直交して形成する。（第３，４図（ｄ
））係るプレート線（１３）は、例えば、第１の層間絶
縁膜（９）上に、厚さ約１５００人の多結晶シリコン及
び厚さ約４０００人のモリブデン・シリサイドを順次成
膜した後、フォトリソグラフィーと反応性イオン・エツ
チングにより形成する。さらにこの上全面に、ＣＶＤ法
等を用いてボロンリンシリケート（ＢＰＳＧ）等よりな
る第２の層間絶縁膜（１４）を形成して、熱処理するこ
とにより表面を平坦化した後、第２の層間絶縁膜（１４
）上の所定の領域に、ＲＦスパッタリング等を用いて厚
さ約５０００人のＰＺＴ等よりなる強誘電体膜（１２）
を形成する。（第３，４図（ｅ））なお、前述した第２
の層間絶縁膜（１４）の熱処理は、膜の平坦化と共にリ
ンゲッタリングを兼ねていてもよく、また第２の層間絶
縁膜（１４）と強誘電体膜（１２）の間には、５ｒＴｉ
Ｏ、ＭｇＯ等よりなるバッファ層もしくはバリア層を形
成してもよい。また、強誘電体膜（１２）の形成の際は
、クラックの発生を防くため、Ｐ型シリコン基板（１）
を６００℃程度に加熱することか望ましい。続いて、全
面にリンシリケート等よりなる第３の層間絶縁膜（５１
）を形成するか、この際においても、強誘電体膜（１２
）と第３の層間絶縁膜（５１）の間にバッファ層もしく
はバリア層を形成してもよい。この後、反応性イオンエ
ツチング法等により強誘電体コンデンサの電極用の穴を
所定の位置に設け、この穴にシラン還元によるタングス
テンＣＶＤ法等を用いてタングステン等の導体を埋め込
み、ドレイン（６−２）と結合する第１の電極（７）及
びプレート線（１３）と結合する第２の電極（８）か形
成される。このとき第１の電極（ア）用の穴は第２の電
極（８）用の穴より深く設けられ、第１の電極（７）は
ソース（６−１）又はドレイン（６−２）に達し、第２
の電極（８）はプレート線（■３）に達する。（第３，
４図（ｆ））また電極用の穴を設ける際には、第１の層
間絶縁膜（９）とプレート線（１３）とてエツチング速
度の異なるエッチャントを用いれば、深さの異なる第１
の電極（ア）用の穴と第２の電極（８）用の穴を一度で
開口することもできる。

次いで、ＣＶＤ法等を用いて全面にリン・シリケート等
よりなる厚さ１ｏｏｏｏ　Ａ程度の第４の層間絶縁膜（
５３）を形成した後、ソース（６−１）上の一部領域に
反応性イオン・エツチングによりコンタクト・ホールを
形成し、係るコンタクト・ホールを含む第４の層間絶縁
膜（５３）上の所定の領域に、プレート線（１３〉と平
行してＡｆｉよりなる厚さ約６０００　Ａのビット線（
１Ｇ−１，１１３−２）が形成される。（第３．４図（
ｇ））このようなメモリセル・アレイにおいては、第１
図に示されるように、１本のプレート線（］３）に対し
て２本のビット線（１Ｂ−１，１６−２）が対称的に形
成され、係る２本のビット線（１Ｂ−１，１６−２）が
ビット線対を構成する。最後に全面に保護膜（１５５）
を形成する。（第４図（ｈ））本発明では、上述したよ
うなメモリセル・アレイに適当な周辺回路を付加するこ
とにより、任意のメモリセルにデジタル情報を書き込み
、保持し、読み出すことか可能な半導体記憶装置を構成
することかできる。第５図に、係る半導体記憶装置の−
態様のブロック図を示す。

第５図に示した半導体記憶装置は、第１図に示したよう
なメモリセル・アレイにワード線デコーダ（１９）、セ
ンスアンプＳ／Ａ（２０）　、ダミーセルＤ／Ｃ（２Ｉ
）、ダミーワード線デコーダ（２２）、Ｉ１０接続回路
（２３）、プリチャージ回路（２４）、イコライズ回路
（２５）、プレート線ドライバ（５５）、カラムアドレ
ス選択線デコーダ（３６）を図示の如く付加したもので
ある。このような半導体記憶装置では、カラム毎に設け
られたセンスアンプＳ／Ａ（２０）　、Ｉ１０接続回路
（２３）、プリチャージ回路（２４）、イコライズ回路
（２５）、プレート線ドライバ（５５）か、それぞれの
駆動を行なうための信号を伝達する信号線とカラムアド
レス選択線Ｃ５Ｌ（１２）と結合され、これら２種類の
信号線により伝達される信号によって制御される。さら
にこのようなセンスアンプＳ／Ａ（２０）、１１０接続
回路（２３）、プリチャージ回路（２４）、イコライズ
回路（２５）、プレート線ドライバ（５５）を具体化し
た回路図をそれぞれ第６図、第７図、第８図。

第９図、第１０図に示す。而してこのような半導体記憶
装置においては、プレート線ドライバ（５５）の駆動を
行なうための信号は、プレート線ドライバ駆動線（４２
）を介してカラム毎に設けられたプレート線ドライバ（
５５）の全てに伝達される。しかしながらプレート線ド
ライバ（５５）は、このようにプレート線ドライバ駆動
線（４２）を介して上述したような信号か入力されたた
けでは駆動せす、カラムアドレス選択線Ｃ５Ｌ（３２）
よりＨレベルの信号が伝達されたときに始めて駆動する
。従って、カラムアドレス選択線Ｃ３Ｌ（３２）をカラ
ムアドレスによって選択することにより、駆動を行なう
プレート線ドライバ（５５）を選択することができる。

また第３１図に示した半導体記憶装置においては、カラ
ムアドレス選択線Ｃ３Ｌ（３２）はカラムアドレス選択
線デコーダ（３６）と結合し、係るカラムアドレス選択
線デコーダ（３６）によりカラムアドレス選択線Ｃ３Ｌ
（３２）の選択か行なわれる。さらに、上述したような
カラム毎に設けられる他の周辺回路についても、上述し
た如くカラムアドレス選択線Ｃ３Ｌ（３２）を含む２種
類の信号線により伝達される信号によって制御されてい
るので、カラムアドレス選択線Ｃ９Ｌ（３２）をカラム
アドレスによって選択することにより・選択して駆動を
行なうことができる。

さらに第５図に示した半導体記憶装置では、センスアン
プＳ／Ａ（２０）　、Ｉ１０接続回路（２３）、プリチ
ャージ回路（２４）、イコライズ回路（２５）及びプリ
レート線ドライバ（５５）が同一のカラムアドレス選択
線Ｃ３Ｌ（３２）と結合されている。従って、カラムア
ドレス選択線Ｃ３Ｌ（３２）をカラムアドレスにより選
択した後、上述した周辺回路の駆動を行なうための信号
線を活性化すれば、同一カラム内の周辺回路ニついての
み順次駆動を行なうことができ、アクセス時間の縮少、
消費電力の低減が顕著となる。

このときこれらの信号線の活性化を行なう動作りイミノ
ジは、それぞれのクロックにより制御されている。なお
このような半導体記憶装置では、上記し、た周辺回路が
特に同一のカラムアドレス選択線Ｃ３Ｌ（３２）と結合
されなくとも、同一カラム内の周辺回路については、そ
れぞれ結合するカラムアドレス選択線Ｃ３Ｌ（３２）を
介して同一の信号か入力されれば、係る周辺回路につい
て同一カラム内の周辺回路を選択することか可能である
。また第５図に示した半導体記憶装置では、プリチャー
ジ回路（２４）及びイコライズ回路（２５）かそれぞれ
異なる信号線と結合されており、プリチャージ回路（２
４）にはプリチャージ回路駆動線ＰＣ（３１”）により
信号か伝達され、イコライズ回路（２５）にはイコライ
ズ回路駆動線（３５）により信号が伝達され、それぞれ
別個に制御か行なわれる。しかしなから係る半導体記憶
装置においては、プリチャージ回路及びイコライズ回路
を共にプリチャージ回路駆動線ＰＣ（３５）と結合せし
め、これらの回路の駆動を同時に行なってもよい。さら
に本発明では、プレート線ドライバをカラム毎に設けず
、全てのプレート線をプレート線デコーダと結合せしめ
、係るプレート線デコーダによりプレート線の選択を行
なっても構わない。

次に、第５図に示した半導体記憶装置の動作方法につい
て詳細に説明する。

第１１図は、係る半導体記憶装置に書、ぎ込みを行なう
時の各動作のタイミングを示す波形図であり、第１１図
を参照しなから、まず第５図に示した半導体記憶装置の
書き込み動作を示す。

本実施例では、半導体記憶装置の動作中、Ｐ型シリコン
基板には電源電圧発生手段により外部より常にＶ　の電
位が印加される。なお本発明におＳ いて、半導体記憶装置のメモリセルＭ／Ｃ（１，１＞か
Ｎ型シリコン基板にＰ型のソース・トレイン領域が形成
された構造を有している場合は、Ｎ型シリコン基板の基
板電位はＶ　に設定される。而して係Ｃ る半導体記憶装置に書き込みを行なう時には、ます、あ
らかじめＷＥ　（ライトイネーブル）かＬレベルの状態
で、ＣＥ　（チップイネーブル）かＨレベルよりＬレベ
ルに下げられる。これにより係る半導体記憶装置は、以
下の一連の動作か書き込みのサイクルであることを識別
する。ＣＢが下がった時には、書き込みを行なうメモリ
セルＭ／Ｃ（１，１）のアドレス及び書き込み情報がそ
れぞれ外部よりアドレスピン及びり、ピンに与えられる
。また、ＣＥがＨｎ レベルのプリチャージ状態において、ビット線対のプリ
チャージ電位はＶ　に設定されており、ブＳ レート線ＰＬ（１３）の電位もＶ　に保持されている。

Ｓ なお本実施例では、アドレス等の外部からの取り込みが
１ビンのコントロール信号ＣＥにより制御される場合に
ついて示すが、本発明は特にこれに限定されず、例えば
、ロウアドレス及びカラムアドレスを時間で分けて、そ
れぞれＲＡＳ　、　ＣＡＳにより取り込むアドレスマル
チプレックス方式を用いてもよい。

ＣＢがＬレベルになると、ますカラムアドレス選択線デ
コーダ（３６）がカラムアドレスを解読して１本のカラ
ムアドレス選択線Ｃ５Ｌ（３２）を選択し、選択された
カラムアドレス選択線Ｃ３Ｌ（３２）の電位が■　より
Ｖ　に上がる。なお、選択されなかったｓｓ　　　　　
　　　　ｃｃ 他の全てのカラムアドレス選択線Ｃ３Ｌ（３２）の電位
はＶ　に保持される。次に、プリチャージ回路部Ｓ 動線ＰＣ（３１）よりプリチャージ解除信号φＰＣか、
またイコライズ回路駆動線（３５）よりイコライズ解除
信号φＥＱがそれぞれプリチャージ回路（２４）及びイ
コライズ回路（２５）に入力され、選択されたカラムに
ついてのみ、ビット線対のプリチャージ及びイコライズ
か解除される。

一方これとほぼ同時に、ワード線デコーダ（１９）かロ
ウアドレスを解読して１本のワード線ＷＬ（４）を選択
し係るワード線ＷＬ（４）より駆動信号を伝達すること
により、選択されたワード線ＷＬ（４）と結合するメモ
リセルＭ／Ｃ（１１）のＭＯＳ型トランジスタが導通状
態となる。このワード線ＷＬ（４）の選択を行なうタイ
ミングは、前述したようなビット線対のプリチャージ解
除を行なう前であっても後であっても構わない。またこ
のとき、ビット線対及びプレート線ＰＬ（１３）の電位
はいずれも■　であるＳ ため、ＭＯＳ型トランジスタか導通状態となったメモリ
セルＭ／Ｃ（１，１）についても、強誘電体コンデンサ
の分極状態の変化は起こらない。

またこれらの動作と並行して、書き込み情報かり、バッ
ファに取り込まれ、係る書き込み情報かｎ 入出力線ｌ１０（３４−１）及びｌ１０（３４−２）、
換言すれば、入出力線対に■　、■　の電位として充電
される。

ｓｓ　　　　　　ｃｃ 次いで入出力線接続信号線（３７）より入出力線接続信
号φ　　が１１０接続回路（２３）に入力されて、選択
されたカラムのビット線対と入出力線対が接続され、こ
れにより人８力線対のＶ　、■　の電ＳＳ　　　　　　
ＣＣ 位か接続されたピント線対に取り込まれる。このとき、
ロウアドレス及びカラムアドレスを選択することにより
アクセスされた、書き込みを行なうメモリセルＭ／Ｃ（
１１）と結合するピント線ＢＬ（１６−１）またはＢＬ
（１Ｂ−２）にＶ　の電位か取り込まれた場合Ｃ には、プレート線ＰＬ（１３）の電位かＶ　でメモリセ
Ｓ ルＭ／Ｃ（１１）のＭ　ＯＳ型トランジスタが導通状態
であるので、直ちに”■”の情報が書き込まれる。

一方、係るメモリセルＭ／Ｃ（１１）と結合するビット
線ＢＬ（１Ｂ−１）　マたハＢＬ（１，６−２＞ｉ：　
Ｖ　　）電位カ取す込Ｓ まれだ場合は、この後選択されたカラムのプレート線Ｐ
Ｌ（１３）より駆動信号か伝達されたときに情報が書き
込まれる。すなわち、プレート線トライノ（駆動線（４
２）よりプレート線ドライバ駆動信号φＰＬかプレート
線トライバ（５５）に入力され、選択されたカラムにつ
いてプレート線ドライバ（５５）か駆動してプレート線
ＰＬ（１３）の電位かＶ　より■。。（二上Ｓ かり、一定時間後、プレート線トライノ）駆動信号φＰ
Ｌの入力か終了して、プレート線ＰＬ（１３）の電位か
■　に下がる。而して、書き込みを行なうメモＳ リセルＭ／Ｃ（１１）ではＭＯＳ型トランジスタか導通
状態となっているので、このときメモリセルＭ／Ｃ（１
１）に”０゛°の情報か書き込まれる。換言すれば、本
実施例の書き込み動作では、上述したようなメモリセル
Ｍ／Ｃ（１１）へのアクセスにより書き込まれる情報か
”１”１”０”のいずれの場合でも、目的とするメモリ
セルＭ／Ｃ（１１）に係る情報の書き込みが行なわれる
。

なお本発明に係る半導体記憶装置では、上述したような
メモリセルＭ／Ｃ（１１）へのアクセスを行なう際、ア
クセスされたメモリセルＭ／Ｃ（Ｌ　１　）と同一カラ
ム内の他のメモリセルＭ／Ｃ（１１）において、強誘電
体コンデンサの両電極間に Ｃｔｌ−Ｖ、。

Ｃｆ＋Ｃｄ （たたし、Ｃｄはメモリセル・アレイにおけるＰ型シリ
コン基板とＮ型拡散領域間の空乏層の容量、Ｃｒは強誘
電体コンデンサの容量を示す。）の電位差を生しる。従
って、このとき係る強誘電体コンデンサにおいて分極反
転か生じないように、強誘となるように設計する必要が
ある。

続いて本実施例では、係るメモリセルＭ／Ｃ（１１）へ
のアクセスを行なった後、まず、入出力線接続信号φ　
　の１１０接続回路（２３）への入力か終了し、Ｖ　、
■　の電位か取り込まれたビット線対が入ｓｓ　　　　
　　ｃｃ 出力線対より切り離され、さらにプリチャージ回路（２
４）及びイコライズ回路（２５）にそれぞれプリチャー
ジ信号φ　及びイコライズ信号φＥＱが入力さＣ れ、ビット線対のプリチャージが行なわれる。このとき
、ビット線対のプリチャージ電位は■　でＳ Ｐ型シリコン基板に印加された基板電位と等電位であり
、またプレート線ＰＬ（１３）の電位もＶ　であＳ る。次いで、ワード線デコーダ（１９）により選択され
たワード線ＷＬ（４）か非選択状態に戻り、係るワト線
ＷＬ（４）と結合するメモリセルＭ／Ｃ（１１）のＭＯ
Ｓ型トランジスタが非導通状態となる。この後ＣＥか再
びＨレベルとなり、カラムアドレス選択線デコーダ（３
６）により選択されたカラムアドレス選択線Ｃ３Ｌ（３
２）が非選択状態となり、また入出力線対かＤ　バッフ
ァより切り離されて電位が１１ｎ　　　　　　　　　　
　　　　　　　　　　　　　　　　２Ｖ　のプリチャー
ジ状態となり、これにより一連Ｃ の書き込み動作が終了する。本発明では、以上に示した
ような動作タイミングで書き込みを行なうことにより、
書き込み動作終了後のストレージ・ノードの電位を半導
体基板の基板電位と等電位とすることかできる。また本
発明では、上述したような動作により書き込まれた情報
の保持時において、プレート線の電位を■　に保持せし
めてメモＳ リセルの強誘電体コンデンサの画電極の電位を等電位と
することが望ましい。

さらに第１２図は、第５図に示した半導体記憶装置の読
み出しを行なう時の各動作のタイミングを示す波形図で
あり、第１２図を参照しなから係る半導体記憶装置の読
み出し動作を示す。

読み出しを行なう時には、ＷＥをＨレベルに保った状態
で、ＣＥかＨレベルよりＬレベルに下げられる。これに
より係る半導体記憶装置は、以下の一連の動作が読み出
しのサイクルであることを識別する。ＣＥがＬレベルに
なると、前述した書き込み動作のときと同様に、カラム
アドレス選択線デコーダ（３６）により１本のカラムア
ドレス選択線Ｃ３Ｌ（３２）か選択され、選択されたカ
ラムアドレス選択線Ｃ８Ｌ　（３２）の電位がＶ　より
Ｖ　に上がる。次に、ｓｓ　　　　　　　　　ｃｃ 書き込み動作のときと同様にして、ビット線対のプリチ
ャージ及びイコライズか解除され、またこれらの動作と
ほぼ同時に、１本のワード線ＷＬ（４）が選択状態とな
り、係るワード線ＷＬ（４）より駆動信号を伝達するこ
とにより、選択されたワード線ＷＬ（４）と結合するメ
モリセルＭ／Ｃ（ｌ　ｌ　）のＭ　ＯＳ型トランジスタ
が導通状態となる。

次いで、プレート線ドライバ駆動線（４２）よりプレー
ト線トライバ駆動信号φＰＬかプレート線トライバ（５
５）に入力され、選択されたカラムについてプレート線
トライバ（５５）か駆動してプレート線ＰＬ（１３）の
電位かＶ　より■　に昇圧し、駆動信号かｓｓ　　　　
　　　　　ｃｃ 伝達される。これにより、係るプレート線ＰＬ（１３）
及び選択状態にあるワード線−°Ｉ、（４）と結合する
メモリセルＭ／Ｃ（１１）に記憶されている情報かこれ
と結合するピント線ＢＬ（１６１）またはＢＬ（１Ｂ−
２＞に取り出される。以下、このような情報かビット線
ＢＬ（１Ｂ−１）に取り出された場合について説明する
と、このとき係るビット線ＢＬ（１６−１，）の電位は
メモリセルＭ／Ｃ（１１）に記憶されている情報か”１
゛の場合は大きく、”０パの場合はわずかに上昇する。

一方これと並行して、ダミーワード線デコーダ（２２）
によりダミーワード線り警Ｌ（３３−１，３３−２）を
選択してダミーセルＤ／Ｃ（２１）の駆動を行なうこと
により、ビット線ＢＬ（１６−２）の電位が、ビット線
ＢＬ（１，６−１＞において”１”の情報が取り出され
た場合の電位と”０”の情報か取り出された場合の電位
の中間の電位となる。

さらに、前述したようにメモリセルＭ／Ｃ（ｌ　Ｉ　）
に記憶されている情報かビット線ＢＬ（１６−１）に取
り出され、ビット線対間に電位差が生じると、センスア
ンプ活性化線ＡＣＴ（４９−１）、　ＡＣＴ（４９−２
）よりセンスアンプＳ／Ａ（２０）にセンスアンプ活性
化信号φＡＣＴ　’φ　　が入力され、選択されたカラ
ム内のセンスＣＴ アンプＳ／Ａ（２０）が活性化される。このとき高速の
センス動作を行なうため、センスアンプＳ／Ａ（２０）
においてＰＭＯＳ型のフリップフロップ回路を活性化す
るφ　　が、ＮＭＯ５型のフリップフロソＣＴ プ回路を活性化するφ　　よりも先行して入力さＡＣＴ れる。これにより、前記ビット線対間の電位差かセンス
アンプＳ／Ａ（２０）により増幅され、一方の電位がＶ
　に、他方の電位がＶ　に確定される。

ＣＣ８８ 次に、入出力線接続信号線（３７）より入出力線接続信
号φ　　がＩ１０接続回路（２３）に入力されて、セン
スアンプＳ／Ａ（２０）によって電位差が増幅されたビ
ット線対と入出力線対とが接続され、ビット線対に取り
出された情報が入出力線対に伝達される。この後、この
情報は出力バッファを通して出力信号Ｄ　　として読み
出される。またこのようｕｔ なビット線対と入出力線対との接続は、一定時間後、入
出力線接続信号φ　　の１１０接続回路（２３）への入
力を終了することにより切り離され、これ以後は入出力
線対の電位かＶ　及びＶ　に保持さｓｓ　　　　　　　
　　ｃｃ れる。

次いで本発明に係る半導体記憶装置では、上述したよう
な動作により所定のメモリセルＭ／Ｃ（１１）より情報
を取り出した後、係るメモリセルＭ／Ｃ（１１）への再
書き込みか行なわれる。ます、メモリセルＭ／Ｃ（１，
１）に記憶されている情報かパ０゛の場合は、上述した
ようにセンスアンプＳ／Ａ（２０）の活性化を行なうこ
とにより、係るメモリセルＭ／Ｃ（ｌｌ）と結合するビ
ット線ＢＬ（１６ｉ）の電位かＶ　に確定し、Ｓ 一方プレート線ＰＬ（１３）の電位はＶ　に保持されて
ＣＣ いるので、このときそのまま再書き込みか行なわれる。

一方、メモリセルＭ／Ｃ（１１）に記憶されている情報
か”ｌ”の場合には、この後、プレート線ドライバ駆動
信号φＰＬのプレート線ドライバ（５５）への入力を終
了して、プレート線ＰＬ（１３）の電位をＶ　に戻した
時に、再書き込みか行なわれる。すＳ なわちこのような動作により、メモリセルＭ／Ｃ（１１
）に記憶されている情報か°’ｌ−”０’“のいずれの
場合でも、係るメモリセルＭ／Ｃ（１１）に記憶されて
いる情報は読み出しを行なった後も保持される。

さらに、本発明に係る読み出し動作においては、上述し
たようなメモリセルＭ／Ｃ（ｔｔ）へのアクセスに続い
て、まずセンスアンプ活性化信号φ　　、φ　　のセン
スアンプＳ／Ａ（２０）への入力ＡＣＴ　　　ＡＣＴ が終了し、センスアンプＳ／Ａ（２０）か非活性化状態
に戻され、この後プリチャージ回路（２４）及びイコラ
イズ回路（２５）にそれぞれプリチャージ信号φＰＣ及
びイコライズ信号φＥＱが入力され、ビット線対のプリ
チャージが行なわれる。このとき、ビット線対のプリチ
ャージ電位はＶ　でＰ型シリコン基Ｓ 板に印加された基板電位と等電位であり、またプレート
線ＰＬ（１３）の電位も■　である。次いで、ワＳ −ド線デコーダ（１９）により選択されたワード線ＷＬ
（４）が非選択状態に戻り、係るワード線ＷＬ（４）と
結合するメモリセルＭ／Ｃ（１１）のＭ　ＯＳ型トラン
ジスタか非導通状態となる。この後ＣＢが再びＨレベル
となり、カラムアドレス選択線デコーダ（３６）により
選択されたカラムアドレス選択線Ｃ３Ｌ（３２）か非選
択状態となり、また入出力線対かＤｉｎバッファより切
り離されて電位か　　Ｖ　のプリチャー　　ｃｃ ジ状態となり、これにより一連の読み出し動作か終了す
る。本発明では、上述したような動作タイミングで読み
出しを行なうことにより、読み出し動作終了後のストレ
ージ・ノートの電位を半導体基板の基板電位と等電位と
することかできる。また言うまでもなく、このような読
み出し動作を行なった後もプレート線ＰＬ（１３）の電
位をＶ　に保つＳ て、メモリセルＭ／Ｃ（１１）の強誘電体コンデンサの
画電極の電位を等電位とした状態で、メモリセルＭ／Ｃ
（１１）に記憶されている情報を保持することが好まし
い。

以上示したような本発明の半導体記憶装置の動作方法で
は、メモリセルへのアクセスを行なった後にストレージ
・ノードの電位が半導体基板の基板電位と等電位に保持
され、また所定のビット線においてプリチャージ状態が
解除されフローティング状態となった時、係るビット線
の電位も前記基板電位と等電位である。従って、ソフト
・エラーやリフレッシュ特性の低下の原因となる半導体
基板から拡散層への電荷の拡散・移動か生じるおそれか
少ない。また、前記半導体基板における基板電位の変動
も小さく、極めて安定した動作を行なうことができる。

〔発明の効果］ 以上詳述したように、本発明の半導体記憶装置の動作方
法によればリフレッシュ特性が良好で、また誤動作が発
生する確率が小さく、低消費電力で信頼性の高い読み出
し動作、書き込み動作が実現される。さらに本発明によ
れば、このような信頼性の向上に基づき、これまで用い
られていた強誘電体コンデンサよりも一層容量の小さい
強誘電体コンデンサをメモリセルに利用できる。またス
イッチングトランジスタにおいても、例えばスイッチン
グトランジスタかＭＯ５型トランジスタである場合、空
乏層の薄型化、短チヤネル化か可能で、ひいてはスイッ
チングトランジスタの小型化を実現することが可能であ
る。従って、半導体記憶装置の高集積化を促進すること
が可能となり。

その工業的価値は大なるものがある。

【図面の簡単な説明】

第１図は本発明に係るメモリセル・アレイの一例を示す
回路図、第２図は本発明に係るメモリセル・アレイの他
の例を示す回路図、第３図は本発明に係るメモリセル−
アレイを形成するプロセスの例を示す平面図、第４図は
本発明に係るメモリセル・アレイを形成するプロセスの
例を示す縦断面図、第５図は本発明に係る半導体記憶装
置の−態様を示すブロック図、第６図は本発明で用いら
れるセンスアンプの構成を示す回路図、第７図は本発明
で用いられるＩ１０接続回路の構成を示す回路図、第８
図は本発明で用いられるプリチャージ回路の構成を示す
回路図、第９図は本発明で用いられるイコライズ回路の
構成を示す回路図、第１Ｏ図は本発明で用いられるプレ
ート線ドライバの構成を示す回路図、第１１図は本発明
に係る書き込み動作における各動作のタイミングを示す
波形図、第１２図は本発明に係る読み出し動作における
各動作のタイミングを示す波形図、第１３図は強誘電体
コンデンサに印加される電圧と蓄積される電荷の量との
関係を示す特性図、第１４図は強誘電体コンデンサを用
いたメモリセルの一般的な構成を示す回路図、第１５図
は第１４図に示したメモリセルを備えた半導体記憶装置
のレイアウトの一部を示すブロック図、第１６図は第１
４図に示したメモリセルを備えた半導体記憶装置のレイ
アウトを示すブロック図である。 ４・・・ワード線、１１・・・メモリセル、１３・・・
プレート線、１６・・・ビット線、Ｉ７・・ＭＯ５型ト
ランジスタ、１８・強誘電体コンデンサ

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に形成された強誘電体コンデンサ及
   びスイッチングトランジスタからなるメモリセルがマト
   リックス状に配置され、前記強誘電体コンデンサの一方
   の電極が前記スイッチングトランジスタのソース、ドレ
   インを介してビット線に接続され、前記強誘電体コンデ
   ンサの他方の電極がプレート線に接続され、前記スイッ
   チングトランジスタのゲート電極がワード線に接続され
   てなる半導体記憶装置の動作方法において、前記ワード
   線より駆動信号を伝達して前記スイッチングトランジス
   タを導通状態とすると共に、前記プレート線より駆動信
   号を伝達して前記メモリセルにアクセスした後、前記ビ
   ット線及びプレート線の電位を半導体基板の基板電位と
   等電位とした状態で前記ワード線より伝達される駆動信
   号を停止して前記スイッチングトランジスタを非導通状
   態にすることを特徴とする半導体記憶装置の動作方法。
2. （２）ビット線のプリチャージ電位を半導体基板の基板
   電位と等電位にすることを特徴とする請求項１記載の半
   導体記憶装置の動作方法。
3. （３）半導体基板が外部より電源電圧を供給する電源電
   圧発生手段と接続され、前記電源電圧発生手段により半
   導体基板に基板電位が印加されていることを特徴とする
   請求項１又は２記載の半導体記憶装置の動作方法。
4. （４）メモリセルへのアクセスの際に、駆動信号を伝達
   するワード線及びプレート線がそれぞれ異なるアドレス
   により選択されることを特徴とする請求項１、２又は３
   記載の半導体記憶装置の動作方法。