JPH047865A - リードフレームおよびそれを用いた半導体集積回路装置 - Google Patents
リードフレームおよびそれを用いた半導体集積回路装置Info
- Publication number
- JPH047865A JPH047865A JP10924390A JP10924390A JPH047865A JP H047865 A JPH047865 A JP H047865A JP 10924390 A JP10924390 A JP 10924390A JP 10924390 A JP10924390 A JP 10924390A JP H047865 A JPH047865 A JP H047865A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- guard ring
- lead frame
- test pads
- leads
- Prior art date
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- Pending
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リードフレームおよびそれを用いた半導体集
積回路装置に関し、特にＬＳＩパフケージの多ピン化に
適用して有効な技術に関するものである。
積回路装置に関し、特にＬＳＩパフケージの多ピン化に
適用して有効な技術に関するものである。
コンピュータを始めとする各種電子機器の高機能化に伴
い、マイクロコンピュータやゲートアレイなどの集積回
路を形成した半導体チップを封止するＬＳＩパッケージ
の多ピン化が急速に進行している。多ビン化に好適なＬ
ＳＩパッケージの代表的なものとしては、Ｑ Ｆ Ｐ
（ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）が知られてい
る。
い、マイクロコンピュータやゲートアレイなどの集積回
路を形成した半導体チップを封止するＬＳＩパッケージ
の多ピン化が急速に進行している。多ビン化に好適なＬ
ＳＩパッケージの代表的なものとしては、Ｑ Ｆ Ｐ
（ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）が知られてい
る。
上記ＱＦＰの一種にガードリング（Ｇｕａｒｄｒｉｎｇ
）ＱＦＰ （ＧＱＦＰ）がある（日本電子機械工業会規
格ＢＤ−７４１４集積回路外形通則）。ＧＱＦＰは、組
立て工程でのハンドリングやテスティングを容易にする
ために、リードフレームのアウターリード部の外側にモ
ールドされた枠状のガードリングを設けたものである。
）ＱＦＰ （ＧＱＦＰ）がある（日本電子機械工業会規
格ＢＤ−７４１４集積回路外形通則）。ＧＱＦＰは、組
立て工程でのハンドリングやテスティングを容易にする
ために、リードフレームのアウターリード部の外側にモ
ールドされた枠状のガードリングを設けたものである。
このガードリングは、パッケージ本体を基板に実装する
前にリードから切り落とされ、この時アウターリード部
のフォーミングが行われる。
前にリードから切り落とされ、この時アウターリード部
のフォーミングが行われる。
ところが、従来のＧＱＦＰはガードリングの外縁に沿っ
て一列にテストパッドを設けているため、テストパッド
のピッチの狭小化に限界があり、ピン数の多いＱＦＰに
は適用することができないという欠点があった。
て一列にテストパッドを設けているため、テストパッド
のピッチの狭小化に限界があり、ピン数の多いＱＦＰに
は適用することができないという欠点があった。
本発明は上記した問題点に着目してなされたものであり
、その目的はＬＳＩパッケージの多ピン化を促進するこ
とのできる技術を提供することにある。
、その目的はＬＳＩパッケージの多ピン化を促進するこ
とのできる技術を提供することにある。
本発明の他の目的は、ＬＳＩパッケージのハンドリング
やテスティングを容易にすることのできる技術を提供す
ることにある。
やテスティングを容易にすることのできる技術を提供す
ることにある。
本発明の他の目的は、ＬＳＩパッケージの実装密度を向
上させることのできる技術を提供することにある。
上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述ふよび添付図面から明らかになるであろう
。
明細書の記述ふよび添付図面から明らかになるであろう
。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
（１）、本願の一発明は、アウターリード部を固定する
枠状のガードリングの一面に、上記アウターリード部と
電気的に接続されたテストパッドを設けたリードフレー
ムである。
枠状のガードリングの一面に、上記アウターリード部と
電気的に接続されたテストパッドを設けたリードフレー
ムである。
（２）１本願の他の発明は、上記テストパッドを千鳥状
に配列したリードフレームである。
に配列したリードフレームである。
（３）１本願の他の発明は、上記テストパッドを上記ガ
ードリングの両面に設けたリードフレームである。
ードリングの両面に設けたリードフレームである。
上記した手段（１）によれば、ガードリングの一面にテ
ストパッドを設けることにより、テスティングやスクリ
ーニングなどの選別作業を行う際、アウターリード部に
直接プローブを接触させなくともよいので、選別工程に
おけるリードの変形不良を確実に防止することができる
。また、アウターリード部の外側にガードリングを設け
、変形し易いリードを保護することにより、リードフレ
ームのハンドリングが容易になるため、搬送時などにお
けるリードの変形不良を確実に防止することができる。
ストパッドを設けることにより、テスティングやスクリ
ーニングなどの選別作業を行う際、アウターリード部に
直接プローブを接触させなくともよいので、選別工程に
おけるリードの変形不良を確実に防止することができる
。また、アウターリード部の外側にガードリングを設け
、変形し易いリードを保護することにより、リードフレ
ームのハンドリングが容易になるため、搬送時などにお
けるリードの変形不良を確実に防止することができる。
また、リードフレームの板厚を極めて薄くしてリードの
輻およびリード間のピッチを狭小化した場合においても
、リードの反りや変形を防止し、ハンドリングを確実に
行うことができるので、Ｌ Ｓ Ｉ パッケージの多ビ
ン化を実現することができる。また、ＬＳＩパッケージ
を基板に実装する際、ガードリングをリードから切り落
とさずに残しておき、テストパッドをパッケージの外部
端子としてそのまま利用することにより、アウターリー
ド部の切断工程やフォーミング工程が不要となる。
輻およびリード間のピッチを狭小化した場合においても
、リードの反りや変形を防止し、ハンドリングを確実に
行うことができるので、Ｌ Ｓ Ｉ パッケージの多ビ
ン化を実現することができる。また、ＬＳＩパッケージ
を基板に実装する際、ガードリングをリードから切り落
とさずに残しておき、テストパッドをパッケージの外部
端子としてそのまま利用することにより、アウターリー
ド部の切断工程やフォーミング工程が不要となる。
上記した手段（２）によれば、テストパッドを千鳥状に
配列することにより、一定面積のガードリング面内に多
数のテストパッドを配置することができるので、ＬＳＩ
パッケージの多ピン化を容易に実現することができる。
配列することにより、一定面積のガードリング面内に多
数のテストパッドを配置することができるので、ＬＳＩ
パッケージの多ピン化を容易に実現することができる。
上記した手段（３）によれば、テストパッドをガードリ
ングの両面に設けることにより、テストパッドをガード
リングの一面にのみ設ける場合に比べて、一定面積のガ
ードリング面に配置することのできるテストパッドの数
を倍増することができるので、ＬＳＩパッケージの多ピ
ン化をさらに促進することができる。また、ガードリン
グの両面に設けたテストパッドをパッケージの外部端子
としてそのまま利用することにより、ＬＳＩパッケージ
の多段実装が可能となるので、ＬＳＩパッケージの実装
密度を向上させることができる。
ングの両面に設けることにより、テストパッドをガード
リングの一面にのみ設ける場合に比べて、一定面積のガ
ードリング面に配置することのできるテストパッドの数
を倍増することができるので、ＬＳＩパッケージの多ピ
ン化をさらに促進することができる。また、ガードリン
グの両面に設けたテストパッドをパッケージの外部端子
としてそのまま利用することにより、ＬＳＩパッケージ
の多段実装が可能となるので、ＬＳＩパッケージの実装
密度を向上させることができる。
〔実施例１〕
第１図は、本実施例１のリードフレームの平面図、第２
図は、第１図の■−■線における断面図である。
図は、第１図の■−■線における断面図である。
本実施例１のリードフレームｌは、例えば表面実装形Ｌ
ＳＩパッケージの一種であるＱＦＰの組立てに用いられ
るものである。このリードフレーム１の中央部には、半
導体チップを搭載する矩形のタブ２が設けられている。
ＳＩパッケージの一種であるＱＦＰの組立てに用いられ
るものである。このリードフレーム１の中央部には、半
導体チップを搭載する矩形のタブ２が設けられている。
タブ２の周囲には、多数本のり一ド３がタブ２の周囲を
囲むように配設されている。リード３の中途部には、リ
ード３を支持する枠状のダム４が形成されて右り、タブ
２とダム４との間には、タブ２を支持する四本のタブ吊
りリード５が架設されている。リード３はパッケージの
内部に封止される領域と外部に露出する領域との境界と
なるモールドラインＭの内側をインナーリード部３ａｓ
外側をアウターリード部３ｂとそれぞれ称している。上
記タブ２、リード３、ダム４およびタブ吊りリード５は
、４２７０イあるいは銅などの導電材料からなるフープ
材をプレス加工してパターン形成される。
囲むように配設されている。リード３の中途部には、リ
ード３を支持する枠状のダム４が形成されて右り、タブ
２とダム４との間には、タブ２を支持する四本のタブ吊
りリード５が架設されている。リード３はパッケージの
内部に封止される領域と外部に露出する領域との境界と
なるモールドラインＭの内側をインナーリード部３ａｓ
外側をアウターリード部３ｂとそれぞれ称している。上
記タブ２、リード３、ダム４およびタブ吊りリード５は
、４２７０イあるいは銅などの導電材料からなるフープ
材をプレス加工してパターン形成される。
本実施例１のリードフレーム１は、アウターリード部３
ｂの外側に、アウターリード部３ｂを固定する四角枠状
のガードリング６が設けられている。このガードリング
６は、例えばガラス繊維を含浸させたエポキシ樹脂（ガ
ラエポ）などの絶縁板からなる。また、ガードリング６
の一面には、アウターリード部３ｂと電気的に接続され
たテストパッド７が設けられている。このテストパッド
７は、例えば表面に半田メツキを施した銅などの金属か
らなる。テストパッド７の数はリード３０本数に対応し
、一つのテストパッド７は一本のリード３とのみ接続さ
れている。テストパッド７とリード３との電気的接続は
、例えば第２図に示すように、内部にメツキ層を設けた
スルーホール８などを通じて行われる。これらのテスト
パッド７は、特に制限されないが、本実施例１において
は第１図に示すように、千鳥状に配列されている。
ｂの外側に、アウターリード部３ｂを固定する四角枠状
のガードリング６が設けられている。このガードリング
６は、例えばガラス繊維を含浸させたエポキシ樹脂（ガ
ラエポ）などの絶縁板からなる。また、ガードリング６
の一面には、アウターリード部３ｂと電気的に接続され
たテストパッド７が設けられている。このテストパッド
７は、例えば表面に半田メツキを施した銅などの金属か
らなる。テストパッド７の数はリード３０本数に対応し
、一つのテストパッド７は一本のリード３とのみ接続さ
れている。テストパッド７とリード３との電気的接続は
、例えば第２図に示すように、内部にメツキ層を設けた
スルーホール８などを通じて行われる。これらのテスト
パッド７は、特に制限されないが、本実施例１において
は第１図に示すように、千鳥状に配列されている。
第３図に示すように、上記リードフレーム１は上記した
各部によって構成される単位フレームを一方向に複数個
（図では３個）連設してなる。上記ガードリング６とア
ウターリード部３ｂとは、単位フレーム毎に接着剤など
によって接着されている。
各部によって構成される単位フレームを一方向に複数個
（図では３個）連設してなる。上記ガードリング６とア
ウターリード部３ｂとは、単位フレーム毎に接着剤など
によって接着されている。
第４図は、上記リードフレーム１を用いて組立てられた
ＱＦＰの半完成品である。リードフレーム１のタブ２に
は、論理ＬＳＩなどが形成された半導体チップ９が搭載
されており、チップ９のポンディングパッド１０とリー
ド３のインナーリード部３ａとの間には、Ａｕ５（：ｕ
またはΔｌからなるワイヤ１１がボンディングされてい
る。チップ９、タブ２、ワイヤ１１およびインナーリー
ド部３ａは、エポキシ樹脂などの合成樹脂からなるパッ
ケージ本体１２の内部に封止されている。パッケージ本
体１２の外部には、アウターリード部３ｂおよびアウタ
ーリード部３ｂを固定するガードリング６のみが残され
、他の部材はプレスによって切断、除去されている。
ＱＦＰの半完成品である。リードフレーム１のタブ２に
は、論理ＬＳＩなどが形成された半導体チップ９が搭載
されており、チップ９のポンディングパッド１０とリー
ド３のインナーリード部３ａとの間には、Ａｕ５（：ｕ
またはΔｌからなるワイヤ１１がボンディングされてい
る。チップ９、タブ２、ワイヤ１１およびインナーリー
ド部３ａは、エポキシ樹脂などの合成樹脂からなるパッ
ケージ本体１２の内部に封止されている。パッケージ本
体１２の外部には、アウターリード部３ｂおよびアウタ
ーリード部３ｂを固定するガードリング６のみが残され
、他の部材はプレスによって切断、除去されている。
本実施例１のリードフレーム１は、ガードリング６の一
面にテストパッド７を設けているため、ＱＦＰの選別作
業を行う際は、このテストパッド７にプローブを接触さ
せればよい。すなわち、本実施例１のリードフレーム１
は、テスティングやスクリーニングなどの選別作業を行
う際、アウターリード部３ｂに直接プローブを接触させ
なくともよいので、選別工程におけるリード３の変形不
良を確実に防止することができ、ＱＦＰの組立て歩留り
を向上させることができる。
面にテストパッド７を設けているため、ＱＦＰの選別作
業を行う際は、このテストパッド７にプローブを接触さ
せればよい。すなわち、本実施例１のリードフレーム１
は、テスティングやスクリーニングなどの選別作業を行
う際、アウターリード部３ｂに直接プローブを接触させ
なくともよいので、選別工程におけるリード３の変形不
良を確実に防止することができ、ＱＦＰの組立て歩留り
を向上させることができる。
本実施例１のリードフレーム１は、アウターリード部３
ｂの外側にガードリング６を設け、その内側の変形し易
いリード３を保護しているので、リードフレーム１をペ
レット付は工程、ワイヤボンディング工程、モールド工
程、切断工程へと順次搬送する際のハンドリングが容易
になる。これにより、搬送時におけるリード３の変形不
良を確実に防止することができるので、ＱＦＰの組立て
歩留りを向上させることができる。
ｂの外側にガードリング６を設け、その内側の変形し易
いリード３を保護しているので、リードフレーム１をペ
レット付は工程、ワイヤボンディング工程、モールド工
程、切断工程へと順次搬送する際のハンドリングが容易
になる。これにより、搬送時におけるリード３の変形不
良を確実に防止することができるので、ＱＦＰの組立て
歩留りを向上させることができる。
本実施例１のリードフレーム１は、アウターリード部３
ｂをガードリング６で固定することにより、リード３の
幅およびリード３間のピッチを狭小化するために板厚が
１００μｍ以下の極めて薄いフープ材を使用した場合に
おいても、リード３０反りや変形を防止し、ハンドリン
グを確実に行うことができるので、ＱＦＰの多ピン化を
実現することができる。
ｂをガードリング６で固定することにより、リード３の
幅およびリード３間のピッチを狭小化するために板厚が
１００μｍ以下の極めて薄いフープ材を使用した場合に
おいても、リード３０反りや変形を防止し、ハンドリン
グを確実に行うことができるので、ＱＦＰの多ピン化を
実現することができる。
本実施例１のリードフレーム１は、テストパッド７を千
鳥状に配列することにより、一定面積のガードリング６
面に（テストパッド７を一列に配列する場合よりも）多
数のテストパッド７を配置することができるので、ＱＦ
Ｐの多ピン化を容易に実現することができる。なお、本
実施例１においては、テストパッド７をガードリング６
の一面にのみ設けた場合について説明したが、これに限
定されるものではなく、テストパッド７をガードリング
６の両面に設けることもできる。このようにすると、テ
ストパッド７をガードリング６の一面にのみ設ける場合
に比べて、一定面積のガードリング６面に配置すること
のできるテストパッド７の数が倍増するので、ＱＦＰの
多ピン化をさらに促進することができる。
鳥状に配列することにより、一定面積のガードリング６
面に（テストパッド７を一列に配列する場合よりも）多
数のテストパッド７を配置することができるので、ＱＦ
Ｐの多ピン化を容易に実現することができる。なお、本
実施例１においては、テストパッド７をガードリング６
の一面にのみ設けた場合について説明したが、これに限
定されるものではなく、テストパッド７をガードリング
６の両面に設けることもできる。このようにすると、テ
ストパッド７をガードリング６の一面にのみ設ける場合
に比べて、一定面積のガードリング６面に配置すること
のできるテストパッド７の数が倍増するので、ＱＦＰの
多ピン化をさらに促進することができる。
第４図に示すＱＦＰの半完成品は、テスティングやスク
リーニングによって良品を選別した後、例えば基板実装
メーカーに出荷される。このＱＦＰは、アウターリード
部３ｂがガードリング６によって保護されているので、
搬送時におけるり−ド３の変形不良が確実に防止される
。ガードリング６は、ＱＦＰを基板に実装する直前にア
ウターリード部３ｂから切断、除去され、この時アウタ
ーリード部３ｂのフォーミングが行われる。
リーニングによって良品を選別した後、例えば基板実装
メーカーに出荷される。このＱＦＰは、アウターリード
部３ｂがガードリング６によって保護されているので、
搬送時におけるり−ド３の変形不良が確実に防止される
。ガードリング６は、ＱＦＰを基板に実装する直前にア
ウターリード部３ｂから切断、除去され、この時アウタ
ーリード部３ｂのフォーミングが行われる。
第４図に示すＱＦＰの半完成品は、これをそのまま完成
品として利用することもできる。すなわち第５図に示す
ように、ＱＦＰを基板１３に実装する際、ガードリング
６をアウターリード部３ｂから切断、除去せずにそのま
ま残しておく。そして、ガードリング６に設けたテスト
パッド７をＱＦＰの外部端子として利用し、これを基板
１３の電極（フットプリント）１４に半田付けしてもよ
い。このような実装方法を用いた場合には、ガードリン
グ６をアウターリード部３ｂから切断、除去する工程や
、アウターリード部３のフォーミング工程を省略するこ
とができる。
品として利用することもできる。すなわち第５図に示す
ように、ＱＦＰを基板１３に実装する際、ガードリング
６をアウターリード部３ｂから切断、除去せずにそのま
ま残しておく。そして、ガードリング６に設けたテスト
パッド７をＱＦＰの外部端子として利用し、これを基板
１３の電極（フットプリント）１４に半田付けしてもよ
い。このような実装方法を用いた場合には、ガードリン
グ６をアウターリード部３ｂから切断、除去する工程や
、アウターリード部３のフォーミング工程を省略するこ
とができる。
〔実施例２〕
第６図は、ガードリング６の両面に一対のテストパッド
７．７を設け、この一対のテストパッド７．７を一本の
リード３に接続した例を示している。この場合も、上下
一対のテストパッド７．７とリード３との電気的接続は
、内部にメツキ層を設けたスルーホール８などを通じて
行われる。
７．７を設け、この一対のテストパッド７．７を一本の
リード３に接続した例を示している。この場合も、上下
一対のテストパッド７．７とリード３との電気的接続は
、内部にメツキ層を設けたスルーホール８などを通じて
行われる。
このようにすると、図に示すように、一対のテストパッ
ド７．７をＱＦＰの外部端子としてそのまま利用するこ
とにより、ＱＦＰの多段実装が可能となるため、その実
装密度を向上させることができる。
ド７．７をＱＦＰの外部端子としてそのまま利用するこ
とにより、ＱＦＰの多段実装が可能となるため、その実
装密度を向上させることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
ガードリングは、合成樹脂に限定されるものではなく、
例えばセラミックなどの絶縁材料で構成してもよい。
例えばセラミックなどの絶縁材料で構成してもよい。
テストパッドの配置は、千鳥状に限定されるものではな
く、任意である。
く、任意である。
パッケージは、ＱＦＰに限定されるものではなく、樹脂
モールドパッケージ全般に適用することができる。また
、第７図に示すように、セラミックなどの絶縁材料で構
成したパッケージ基板１５とキャップ１６とによって密
閉されたキャビティ内に半導体チップ９を封止したパッ
ケージ構造を有する半導体集積回路装置に適用すること
もできる。
モールドパッケージ全般に適用することができる。また
、第７図に示すように、セラミックなどの絶縁材料で構
成したパッケージ基板１５とキャップ１６とによって密
閉されたキャビティ内に半導体チップ９を封止したパッ
ケージ構造を有する半導体集積回路装置に適用すること
もできる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
（１）、アウターリード部を固定する棒状のガードリン
グの一面に、上記アウターリード部と電気的に接続され
たテストパッドを設けた本発明のリードフレームによれ
ば、選別工程や搬送工程でのリードの変形不良を確実に
防止することができるので、ＬＳＩパッケージの組立て
歩留りを向上させることができる。
グの一面に、上記アウターリード部と電気的に接続され
たテストパッドを設けた本発明のリードフレームによれ
ば、選別工程や搬送工程でのリードの変形不良を確実に
防止することができるので、ＬＳＩパッケージの組立て
歩留りを向上させることができる。
また、リードフレームの板厚を極めて薄くしてリードの
幅およびリード間のピッチを狭小化した場合においても
、リードの反りや変形を防止し、ハンドリングを確実に
行うことができるので、ＬＳＩパッケージの多ピン化を
実現することができる。
幅およびリード間のピッチを狭小化した場合においても
、リードの反りや変形を防止し、ハンドリングを確実に
行うことができるので、ＬＳＩパッケージの多ピン化を
実現することができる。
また、ＬＳＩパッケージを基板に実装する際、ガードリ
ングをリードから切り落とさずに残しておき、テストパ
ッドをパッケージの外部端子としてそのまま利用するこ
とにより、アウターリード部の切断工程やフォーミング
工程を省略することができる。
ングをリードから切り落とさずに残しておき、テストパ
ッドをパッケージの外部端子としてそのまま利用するこ
とにより、アウターリード部の切断工程やフォーミング
工程を省略することができる。
（２）、上記テストパッドを千鳥状に配列した本発明の
リードフレームによれば、一定面積のガードリング面に
多数のテストパッドを配置することができるので、上記
ＬＳＩパッケージの多ピン化を容易に実現することがで
きる。
リードフレームによれば、一定面積のガードリング面に
多数のテストパッドを配置することができるので、上記
ＬＳＩパッケージの多ピン化を容易に実現することがで
きる。
（３）、上記テストパッドをガードリングの両面に設け
た本発明のリードフレームによれば、テストパッドをガ
ードリングの一面にのみ設けた場合に比べて、一定面積
のガードリング面に配置することのできるテストパッド
の数が倍増するので、ＬＳＩパッケージの多ビン化をさ
らに促進することができる。また、ガードリングの両面
に設けたテストパッドをパッケージの外部端子としてそ
のまま利用することにより、ＬＳＩパッケージの多段実
装が可能となるので、ＬＳＩパッケージの実装密度を向
上させることができる。
た本発明のリードフレームによれば、テストパッドをガ
ードリングの一面にのみ設けた場合に比べて、一定面積
のガードリング面に配置することのできるテストパッド
の数が倍増するので、ＬＳＩパッケージの多ビン化をさ
らに促進することができる。また、ガードリングの両面
に設けたテストパッドをパッケージの外部端子としてそ
のまま利用することにより、ＬＳＩパッケージの多段実
装が可能となるので、ＬＳＩパッケージの実装密度を向
上させることができる。
第１図は、本発明の一実施例であるリードフレームの平
面図、 第２図は、第１図の■−■線における断面図、第３図は
、このリードフレームの全体平面図、第４図は、このリ
ードフレームを用いて製造された半導体集積回路装置の
平面図、 第５図は、この半導体集積回路装置を基板に実装した状
態を示す断面図、 第６図は、本発明の他の実施例である半導体集積回路装
置を基板に実装した状態を示す断面図、第７図は、本発
明のさらに他の実施例である半導体集積回路装置の断面
図である。 ｌ・・・リードフレーム、２・・・タブ、３・・ ・
リード、３ａ・ ・ ・インナーリード部、３ｂ・・・
アウターリード部、４・・・ダム、５・・・タブ吊りリ
ード、６・・・ガードリング、７・・・テストハツト、
８・・・スルーホール、９・・・半導体チップ、１０・
・・ポンディングパッド、１１・・・ワイヤ、１２・・
・パッケージ本体、１３・・・基板、１４・・・電極（
フットプリント）、１５・・・パッケージ基板、１６・
・・キャップ、Ｍ・・・モールドライン。 代理人 弁理士 筒 井 大 和
面図、 第２図は、第１図の■−■線における断面図、第３図は
、このリードフレームの全体平面図、第４図は、このリ
ードフレームを用いて製造された半導体集積回路装置の
平面図、 第５図は、この半導体集積回路装置を基板に実装した状
態を示す断面図、 第６図は、本発明の他の実施例である半導体集積回路装
置を基板に実装した状態を示す断面図、第７図は、本発
明のさらに他の実施例である半導体集積回路装置の断面
図である。 ｌ・・・リードフレーム、２・・・タブ、３・・ ・
リード、３ａ・ ・ ・インナーリード部、３ｂ・・・
アウターリード部、４・・・ダム、５・・・タブ吊りリ
ード、６・・・ガードリング、７・・・テストハツト、
８・・・スルーホール、９・・・半導体チップ、１０・
・・ポンディングパッド、１１・・・ワイヤ、１２・・
・パッケージ本体、１３・・・基板、１４・・・電極（
フットプリント）、１５・・・パッケージ基板、１６・
・・キャップ、Ｍ・・・モールドライン。 代理人 弁理士 筒 井 大 和
Claims (1)
- 【特許請求の範囲】 １、アウターリード部を固定する枠状のガードリングの
一面に、前記アウターリード部と電気的に接続されたテ
ストパッドを設けたことを特徴とするリードフレーム。 ２、前記テストパッドを千鳥状に配列したことを特徴と
する請求項１記載のリードフレーム。 ３、前記テストパッドを前記ガードリングの両面に設け
たことを特徴とする請求項１記載のリードフレーム。 ４、前記テストパッドがパッケージの外部端子を構成し
ていることを特徴とする請求項１、２または３記載のリ
ードフレームを用いた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10924390A JPH047865A (ja) | 1990-04-25 | 1990-04-25 | リードフレームおよびそれを用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10924390A JPH047865A (ja) | 1990-04-25 | 1990-04-25 | リードフレームおよびそれを用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047865A true JPH047865A (ja) | 1992-01-13 |
Family
ID=14505244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10924390A Pending JPH047865A (ja) | 1990-04-25 | 1990-04-25 | リードフレームおよびそれを用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047865A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
| KR100258350B1 (ko) * | 1997-05-13 | 2000-06-01 | 마이클 디. 오브라이언 | 슈퍼 bga 반도체패키지 |
| US12002795B2 (en) | 2022-04-13 | 2024-06-04 | Google Llc | Pluggable CPU modules with vertical power |
| US12308543B2 (en) | 2022-04-18 | 2025-05-20 | Google Llc | Structure for optimal XPU socket compression |
-
1990
- 1990-04-25 JP JP10924390A patent/JPH047865A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
| US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US5936260A (en) * | 1995-11-17 | 1999-08-10 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6157046A (en) * | 1995-11-17 | 2000-12-05 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6320201B1 (en) | 1995-11-17 | 2001-11-20 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6538264B2 (en) | 1995-11-17 | 2003-03-25 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6770906B2 (en) | 1995-11-17 | 2004-08-03 | Micron Technology, Inc. | Semiconductor reliability test chip |
| KR100258350B1 (ko) * | 1997-05-13 | 2000-06-01 | 마이클 디. 오브라이언 | 슈퍼 bga 반도체패키지 |
| US12002795B2 (en) | 2022-04-13 | 2024-06-04 | Google Llc | Pluggable CPU modules with vertical power |
| US12469830B2 (en) | 2022-04-13 | 2025-11-11 | Google Llc | Method of plugging a pluggable processor into a PCBA |
| US12308543B2 (en) | 2022-04-18 | 2025-05-20 | Google Llc | Structure for optimal XPU socket compression |
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