JPH0478840U - - Google Patents

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JPH0478840U
JPH0478840U JP12285790U JP12285790U JPH0478840U JP H0478840 U JPH0478840 U JP H0478840U JP 12285790 U JP12285790 U JP 12285790U JP 12285790 U JP12285790 U JP 12285790U JP H0478840 U JPH0478840 U JP H0478840U
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JP
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clock signal
clock
loop
signal generator
pll
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JP12285790U
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Landscapes

  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【図面の簡単な説明】
第１図は実施例のブロツク図、第２図は従来例
のブロツク図である。１はＥＦＭ信号、２はチヤ
ンネル信号、３はクロツク信号発生器、４は分周
器、５は比較器、６は低域通過フイルタ、７はＶ
ＣＯ、８はデイジタル信号処理回路、９はデイジ
タルフイルタ、１０はＤ／Ａコンバータ、１１は
システムクロツク送信基板、１２はシステムクロ
ツク受信基板である。
補正 平３．１．１１ 図面の簡単な説明を次のように補正する。 明細書の第６頁第１９行目から「、第２図は従
来例のブロツク図」とあるを削除する。

Claims (1)

    【実用新案登録請求の範囲】
  1. クロツク信号発生器と該クロツク信号発生器の
    近傍に配設された分周回路とからなるクロツク送
    信装置と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ
    Ｌｏｏｐ）回路により構成されたクロツク受信装
    置からなることを特徴とするクロツク信号伝送装
    置。
JP12285790U 1990-11-21 1990-11-21 Pending JPH0478840U (ja)

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JP12285790U JPH0478840U (ja) 1990-11-21 1990-11-21

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JPH0478840U true JPH0478840U (ja) 1992-07-09

Family

ID=31870600

Family Applications (1)

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JP12285790U Pending JPH0478840U (ja) 1990-11-21 1990-11-21

Country Status (1)

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JP (1) JPH0478840U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004040835A1 (ja) * 2002-11-01 2004-05-13 Fujitsu Limited データ処理回路

Cited By (1)

* Cited by examiner, † Cited by third party
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