JPH0479614A - Ａｄコンバータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ｎビットのＡＤコンバータを用いてｍビッ
ト（ｍ　＞　ｎ　）の精度のディジタル信号を作るＡＤ
コンバータ回路に関する。

［従来の技術］ ＡＤコンバータ回路は、ｍ　（ｍは正の整数）ビットの
精度の出力データを所望する場合、通常は、ｍビットの
ＡＤコンバータが必要であった。あるいは、ｍビット未
満のＡＤコンバータを複数用意して、これらのビット数
の和がｍビットになるようしていた。

［発明が解決しようとする課題］ 上述した従来のＡＤコンパ〜り回路においては、そのビ
ット精度を向上させるためには、所望のビット精度のＡ
Ｄコンバータを用意するか、複数のＡＤコンバータを組
み合わせる必要があった。前者の場合は、ＡＤコンバー
タ単体が高価になり、後者の場合は複数のＡＤコンバー
タが必要になってやはり高価になった。また、ＡＤコン
バータ回路のビット精度をプログラマブルに変更するこ
ともできない。

この発明の目的は、ＡＤコンバータ回路の全体のビット
精度を、使用するＡＤコンバータ単体のビット精度より
も高くできて、しかも、ビット精度をプログラマフルに
変更できる、安価なＡＤコンバータ回路を提供すること
である。

［課題を解決するための手段］ 上記の目的を達成するために、この発明に係るＡＤコン
バータ回路は、以下の特徴を有している。

すなわち、この発明は、ｎ　（ｎは任意の正の整数）ビ
ットのＡＤコンバータを用いてｍ　（ｍはｎの整数倍）
ビットの精度のディジタル信号を作るＡＤコンバータ回
路において、 第一ステップにおいては入力アナログ信号を選択し、第
二ステップ以降のステップにおいては誤差信号を選択す
るアナログスイッチと、前記アナログスイッチからの信
号をホールドするサンプルホールド回路と、 前記サンプルホールド回路の出力信号をディジタル信号
に変換する、ｎビットのＡＤコンバータと、 前記ＡＤコンバータの出力信号をラッチする第一ラッチ
回路と、 前記第一ラッチ回路の出力信号を最下位ビット方向にｎ
Ｘ（ステップ数−１）ビットだけシフトするシフトレジ
スタと、 前記第一ラッチ回路の出力信号をアナログ信号に変換す
る、ｎビットのＤＡコンバータと、前記ＤＡコンバータ
の出力信号と前記サンプルホールド回路の出力信号との
差を２ｎ倍に増幅してこれを前記誤差信号として前記ア
ナログスイッチに供給する増幅回路と、 各ステップにおける前記シフトレジスタの出力信号を互
いに加算してｍビットの精度のディジタル信号を出力す
る加算部とを有することを特徴としている。

［作用］ この発明は、ＡＤ変換したときの出力ディジタル信号と
入力アナログ信号との誤差に着目し、この誤差を増幅し
てからさらにＡＤ変換することによって、ディジタル信
号の精度を上げるものである。

４ビツトのＡＤコンバータと４ビツトのＤＡコンバータ
とを用いて、入力アナログ信号を１２ビツトの精度のデ
ィジタル信号に変換する場合を例にとって説明する。第
一ステップでは入力アナログ信号をＡＤ変換して、１２
ビツトのうちの上位４ビツトのデータを得ることができ
る。このとき、ＡＤコンバータのディジタル出力をＤＡ
変換してから元の入力アナログ信号との差をとると、４
ビツトのＡＤ変換を行ったときの誤差が得られる。

この誤差を２’＝１６倍してから再び４ビツトのＡＤコ
ンバータでＡＤ変換すると、１２ビツトのうちの中位４
ビツトのデータを得ることができる。

このときの誤差をさらに１６倍に増幅してＡＤ変換する
と、１２ビツトのうちの下位４ビツトのデータを得るこ
とができる。これら、上位、中位、下位の各４ビツトの
データを加算することにより、１２ビツトの精度のディ
ジタルデータを得ることができる。

［実施例］ 次に、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の一実施例の回路図である。

このＡＤコンバータ回路は、４ビツトのＡＤコンバータ
６と、４ビツトのＤＡコンバータ８とを用いて、出力端
子１５から１２ビツトの精度のディジタル信号を出力す
る回路である。

入力端子１にはディジタル変換すべきアナログ信号を入
力する。入力端子１に接続しているアナログスイッチ２
は、制御信号ａに基づいて入力端子１からの入力信号を
ＯＮ・ＯＦＦする。サンプルホールド回路４はアナログ
スイッチ２からの信号と別のアナログスイッチ３からの
信号を制御信号ｇに基づいてサンプルホールドする。こ
の場合、サンプルホールド回路４にはいずれかのアナロ
グスイッチ２．３からの信号だけが到来する。アナログ
スイッチ３は、制御信号すに基づいて後述の増幅回路１
０からの誤差信号を０Ｎ−ＯＦＦするものである。

４ビツトのＡＤコンバータ６はサンプルホールド回路４
の出力信号を４ビツトの精度でディジタル信号に変換す
る。

第一ラッチ回路７はＡＤコンバータ６の出力信号をラッ
チする。

ＤＡコンバータ８は第一ラッチ回路７の４ビツト出力を
アナログ信号に変換する。オペアンプ９は、サンプルホ
ールド回路４の出力とＤＡコンバタ８の出力との誤差を
出ツノし、増幅回路１ｏはこの誤差を２４＝１６倍に増
幅して出力する。増幅された誤差信号はアナログスイッ
チ３に送られる。

１２ビツトのシフトレジスタ１１は、制御信号ｄに基づ
いて、第一ラッチ回路７の出力を所定のビット数たけ最
下位ビット方向にシフト（すなわち右シフト）する機能
を持つ。この発明では、つのアナログデータを１２ビツ
トの精度でＡＤｉ換するのに、４ビツトのＡＤコンバー
タ６を３回動作させており、それぞれの動作に対応した
ＡＤコンバータの処理段階を第一ステップ、第二ステッ
プ、第三ステップと呼んでいる。シフトレジスタ１１に
入力される制御信号ｄに基づいて、第一ステップでは、
シフトレジスタ１１は第一ラッチ回路７からの４ビツト
出力を最上位ビットがら順に４ビツト目までに格納して
、それより下位のビットはゼロにして出力する。第二ス
テップでは、シフトレジスタ１１は第一ラッチ回路７の
４ビツト出力を、最上位ビットから数えて５ビツト目か
ら８ビツト目までに格納して、それ以外のビットをゼロ
にして出力する。第三ステップでは、シフトレジスタ１
１は第一ラッチ回路７の４ビツト出力を、最」三位ビッ
トから数えて９ビツト目から１２ビツト目までに格納し
て、それより上位のビットをゼロにして出力する。

セレクタ１２は、制御信号ｅに基づいてシフトレジスタ
１１の出力と後述の加算回路１４の出力とを選択する。

すなわち、第一ステップではシフトレジスタ１１の出力
を選択し、第二ステップでは加算回路１４の出力を選択
する。

第二ラッチ回路１３はセレクタ１２の出力をラッチして
、制御信号ｆによるタイミングでこの出力を加算回路１
４に送る。

加算回路１４は、制御信号ｉに基づいて、第二ステップ
と第三ステップにおいて、第二ラッチ回路１３の出力と
シフトレジスタ１１の出力との論理加算を行う。

ゲート回路１８は、制御信号ｊに基づいて、第三ステッ
プにおいてのみ加算回路１４の出力を出力端子１５に出
力する。

制御回路１７はこのＡＤコンバータ回路を動作させる制
御信号ａ　ｓ　ｂ　ＳＣｓ　ｄ　−、ｅ　ｘ　ｆ　ｘ　
ｇ　％　ｌ、Ｊを発生する回路である。制御端子１６に
は、ディジタル出力信号を１２ビツトの精度とする指令
を入力する。

次に、このＡＤコンバータ回路の動作について説明する
。

まず、シフトレジスタ１１の手前までの動作を説明する
。

このＡＤコンバータ回路は、第一ステップでは、入力ア
ナログ信号をサンプルホールド回路４でサンプルホール
ドしてから、４ビツトのＡＤコンバタ６でディジタル信
号に変換し、第一ラッチ回路７でラッチする。このラッ
チ回路７のディジタル出力は、ＤＡコンバータ８でアナ
ログ信号に戻して、入力アナログ信号との誤差を求めて
いる。

そして、この誤差を１６倍に増幅してからアナログスイ
ッチ３を経由して、もう−度すンプルホルド回路４に戻
す。

第二ステップでは、この第一誤差信号を第一ステップと
同様にしてＡＤ変換し、さらにＤＡ変換して、そのアナ
ログ出力と第一誤差信号との誤差を１６倍に増幅して第
二誤差信号を得る。この第二誤差信号を再びサンプルホ
ールド回路４に戻す。

第三ステップでは、この第二誤差信号をＡＤ変換して、
第一ラッチ回路７に送る。この第三ステップでは新たな
誤差信号は求めない。

以上の動作により、三つのステップにおいて、それぞれ
のディジタル出力が第一ラッチ回路７にラッチされる。

すなわち、第一ステップでは、求めるべき１２ビツトの
ディジタル信号のうち、最上位ビットから数えて１ビツ
ト目から４ビツト■まで（以下、上位ビット群という。

）のデータ（以下、上位データという。）をラッチする
ことになる。第二ステップでは、求めるべき１２ビツト
のディジタル信号のうち、最上位ビットから数えて５ビ
ツト目から８ビツト目まで（以下、中位ビット群という
。）のデータ（以下、中位データという。）をラッチす
ることになる。第三テップては、求めるべき１２ビツト
のディジタル信号のうち、最上位ビットから数えて９ビ
ツト目から１２ビツト目まで（以下、下位ビット群とい
う。）のデータ（以下、下位データという。）をラッチ
することになる。

次に、シフトレジスタ１１以降の動作を説明する。シフ
トレジスタ１１は、第２図に示すように１２ビツトの構
成であり、この図では斜線の引いであるビット部分には
データが格納されており、空白のビット部分にはすべて
ゼロが格納されている。第一ステップでは、第一ラッチ
回路７から」−位データが出力されるので、この上位デ
ータを第２図（ａ）に示すように１−位ビット群に格納
し、他のビットをゼロにする。第二ステップでは、第一
ラッチ回路７から中位データが出力されるので、この中
位データを４ビツトだけ右シフトして第２図（ｂ）に示
すように中位ビット群に格納し、他のビットをゼロにす
る。第三ステップでは、第一ラッチ回路７から下位デー
タが出力されるので、この下位データを第２図（Ｃ）に
示すように８ビツトだけ右シフトして下位ビット群に格
納し、他のビットをゼロにする。

セレクタ１２から加算回路１４までの機能は、第一ステ
ップから第三ステップの間に、上位データ、中位データ
、下位データを加算して１２ビツトの精度のディジタル
データを作ることにある。

第一ステップでは、シフトレジスタ１１の出力（上位デ
ータのみを含む）がセレクタ１２を通過して、第二ラッ
チ回路１３でラッチされる。第二ステップでは、加算回
路１４においてシフトレジスタ１１の出力（中位データ
のみを含む）と第二ラッチ回路１３の出力（上位データ
のみを含む）が加算される。そして、この加算回路１４
の出力（上位データと中位データを含む）がセレクタ１
２で選択され、第二ラッチ回路１３にラッチされる。第
三ステップでは、加算回路１４においてシフトレジスタ
１１の出力（下位データのみを含む）と第二ラッチ回路
１３の出力（上位データと中位データを含む）が加算さ
れる。そして、この加算回路１４の出力（上位データと
中位データと下位データを含む）がゲート回路１８を介
して出力端子１５に出力される。これにより、入力アナ
ログ信号が１２ビツトの精度のディジタルデータに変換
されたことになる。

この実施例では、セレクタ１２と第二ラッチ回路１３と
加算回路１４とゲート回路１８とが、この発明における
加算部を構成している。

ここで、増幅回路１０において誤差信号を１６倍する理
由について第３図を用いて説明する。第３図の縦軸は電
圧を、横軸は時間を表している。

ＡＤコンバータ６の動作範囲をＶ＋ｍｌｎからＶ　ｍａ
ｘまでとし、ＡＤコンバータ６における分解能をＳとす
る。ＡＤコンバータ６は４ビツトの精度なので、動作範
囲（Ｖｇ＋ａｘ　−Ｖａｉｎ　）の１６分の１が分解能
Ｓとなる。

サンプルホールド回路４におけるサンプリング時刻をＴ
ｓとすると、入力アナログ信号Ａをサンプルホールドし
たときのサンプルホールド回路４の出力値はｖｌとなり
、これをＡＤコンバータ６でディジタル信号に変換して
からＤＡコンバータ８てアナロク信号に変換すると、Ｄ
Ａコンバータ８の出力電圧はＶ２となる。すなわち、△
Ｖ−Ｖ２−Ｖｌの誤差が生じる。４ビツトの精度てＡＤ
変換をする場合には、このように、必然的に最大でＳだ
けの誤差が生じる。この発明では、この誤差を拡大して
さらにＡＤ変換することにより精度を」−げている。す
なわち、この誤差Δ■が分解能Ｓに占める割合を精度よ
く調べるために、増幅回路１．０において△Ｖを２４＝
１６倍している。

ΔＶを１６倍することは、分解能Ｓを動作範囲（Ｖｍａ
ｘ　−Ｖｍｌｎ　）にまで拡大することを意味している
。そして、第二ステップにおいては１６倍した誤差ΔＶ
を第一ステップと同様にＡＤ変換して、その４ビツトデ
イジタル出力を１２ビツトデータにおける中位データと
している。さらに、この第二ステップで得られた誤差信
号についても１６倍してから第三ステップにおいてＡＤ
変換を施し、その４ビツトデイジタル出力を１２ビツト
データにおける下位データとしている。

なお、」二連の説明では４ビツトのＡＤコンバータを使
用した場合を説明したが、ｎビットのＡＤコンバータを
使う場合は、増幅回路ｌＯにおいて誤差△Ｖを２°倍す
ることになる。

この実施例のＡＤコンバータ回路では、ディジタル出力
信号の精度を４ビット単位で変更することができる。例
えば、８ビツトの精度のディジタル出力信号を得るには
、ＡＤ変換のステップを２回繰り返せばよく、１６ビツ
トの精度のディジタル出力信号を得るにはＡＤ変換のス
テップを４回繰り返せばよい。ステップの繰り返し回数
に関する指令は制御回路１７の制御端子１６から入力す
るだけでよい。

［発明の効果］ 以上説明したように、この発明においては、ｎビットの
精度でＡＤ変換したディジタル出力信号に対して、これ
をＤＡ変換してから元のアナログ入力信号との誤差をと
り、その誤差を２°倍してから同じＡＤコンバータを利
用してさらにＡＤ変換して、これを繰り返している。そ
して、各ステップで得られたディジタルデ〜りに所定の
シフトを施してから互いに加算している。これにより、
ｎビットの精度の単一のＡＤコンバータを利用してｎの
整数倍のビット精度を有するディジタルデータを得るこ
とができる。

また、ステップ数を増減することにより、プログラマブ
ルにビット精度を増減させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路図、第２図はシフト
レジスタのデータ格納図、第３図はこの発明の詳細な説
明するグラフである。 ２．３・・・アナログスイッチ ４・・・サンプルホールド回路 ６・・・ＡＤコンバータ ７・・・第一ラッチ回路 ８・・・ＤＡコンバータ １０・・・増幅回路 １１・・・シフトレジスタ １２・・・セレクタ １３・・・第二ラッチ回路 １４・・・加算回路

Claims (1)

1. 【特許請求の範囲】 ｎ（ｎは任意の正の整数）ビットのＡＤコンバータを用
   いてｍ（ｍはｎの整数倍）ビットの精度のディジタル信
   号を作るＡＤコンバータ回路において、 第一ステップにおいては入力アナログ信号を選択し、第
   二ステップ以降のステップにおいては誤差信号を選択す
   るアナログスイッチと、 前記アナログスイッチからの信号をホールドするサンプ
   ルホールド回路と、 前記サンプルホールド回路の出力信号をディジタル信号
   に変換する、ｎビットのＡＤコンバータと、 前記ＡＤコンバータの出力信号をラッチするラッチ回路
   と、 前記ラッチ回路の出力信号を最下位ビット方向にｎ×（
   ステップ数−１）ビットだけシフトするシフトレジスタ
   と、 前記ラッチ回路の出力信号をアナログ信号に変換する、
   ｎビットのＤＡコンバータと、 前記ＤＡコンバータの出力信号と前記サンプルホールド
   回路の出力信号との差を２＾ｎ倍に増幅してこれを前記
   誤差信号として前記アナログスイッチに供給する増幅回
   路と、 各ステップにおける前記シフトレジスタの出力信号を互
   いに加算してｍビットの精度のディジタル信号を出力す
   る加算部とを有することを特徴とするＡＤコンバータ回
   路。