JPH0479630A - Dual transmission systems - Google Patents
Dual transmission systemsInfo
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- JPH0479630A JPH0479630A JP2194213A JP19421390A JPH0479630A JP H0479630 A JPH0479630 A JP H0479630A JP 2194213 A JP2194213 A JP 2194213A JP 19421390 A JP19421390 A JP 19421390A JP H0479630 A JPH0479630 A JP H0479630A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、コンピュータ等の２装置間を２系統の伝送
回路でシリアルデータを伝送する２重伝送装置に関する
。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application This invention relates to a duplex transmission device for transmitting serial data between two devices such as computers using two transmission circuits.
（ロ）従来の技術
従来、２装置間のデータ伝送の信頼性を上げるために、
第５図に示すように、送信側の装置１と受信側の装置２
間に２系統の伝送路３．４を設け、送信側の装置１のＣ
ＰＵ５より出力されるシリアルデータを伝送路３．４で
伝送し、これら伝送路３．４のデータを受信側の装置２
でＯＲ回路７を経てＣＰＵ６に取り込むようにしている
。この種の２重伝送装置では同一のシリアルデータを２
系統の伝送路で伝送するものであるから、第６図の左部
に示すように２系統が正常の場合はもちろん、第６図の
中央部に示すように、１系統の伝送路が断線しても、他
系統からの信号を受信できるので伝送が正常に継続でき
る。(b) Conventional technology Conventionally, in order to improve the reliability of data transmission between two devices,
As shown in FIG. 5, a transmitting device 1 and a receiving device 2
Two transmission lines 3.4 are provided between them, and
The serial data output from the PU 5 is transmitted through the transmission path 3.4, and the data on the transmission path 3.4 is transmitted to the receiving side device 2.
Then, the signal is taken into the CPU 6 via the OR circuit 7. This type of duplex transmission device transmits the same serial data twice.
Since it is transmitted through the transmission line of the system, it is of course possible if two systems are normal as shown in the left part of Figure 6, but also if the transmission line of one system is disconnected as shown in the center part of Figure 6. However, since signals from other systems can be received, transmission can continue normally.
（ハ）発明が解決しようとする課題
上記２重伝送装置において、同一の信号を２系統の伝送
路３．４で同時に送信しても、伝送路３．４の長さの相
違や、電子回路部品の伝搬遅延時間の違いにより、実際
には２系統間の伝送に遅れが生じる。例えば第６図の右
部に示すように、伝送路３に対し、伝送路４の方の信号
がｔ時間遅れることがある。これによりＯＲ回路７より
出力される受信パルスＣのパルス幅ＰＷがｔ時間分だけ
拡がり、パルス幅歪が生じる。このパルス幅歪が大きく
なり過ぎると、受信エラーを起こし、正常な伝送が行わ
れなくなるという問題があった。(c) Problems to be Solved by the Invention In the above-mentioned dual transmission device, even if the same signal is transmitted simultaneously through the two transmission lines 3.4, the difference in length of the transmission lines 3.4 and the electronic circuit Due to differences in propagation delay times of components, there is actually a delay in transmission between the two systems. For example, as shown on the right side of FIG. 6, the signal on transmission line 4 may be delayed by t time with respect to transmission line 3. As a result, the pulse width PW of the received pulse C output from the OR circuit 7 is expanded by time t, causing pulse width distortion. If this pulse width distortion becomes too large, there is a problem in that reception errors occur and normal transmission cannot be performed.
この発明は、上記問題点に着目してなされたものであっ
て、２系統の伝送ずれが生じても、パルス幅歪を生じる
ことなく、正常な伝送を行なえる２重伝送装置を提供す
ることを目的としている。The present invention has been made in view of the above-mentioned problems, and it is an object of the present invention to provide a duplex transmission device that can perform normal transmission without causing pulse width distortion even if transmission deviation occurs between two systems. It is an object.
（ニ）課題を解決するための手段及び作用この発明の２
重伝送装置は、２装置間を第１と第２の２系統の伝送回
路でシリアルデータ信号を伝送するものにおいて、受信
装置側に、前記２系統の伝送回路のうち、いずれか早く
人力された系統の信号のみを受信し、他の系統の入力を
禁止する優先回路を備え、常にいずれか一方のみの伝送
回路で受信するようにしている。(d) Means and action for solving the problem 2 of this invention
A heavy transmission device is one that transmits serial data signals between two devices using two transmission circuits, a first and a second transmission circuit. It is equipped with a priority circuit that receives only signals from one system and prohibits input from other systems, so that signals are always received by only one transmission circuit.
この２重伝送装置では、２系統の伝送回路間で信号のず
れが生じても、早く人力された系統の信号のみが生きる
から、そして他の系統の信号は、先に入力された信号に
応答して一定時間入力が禁止されるので、パルス幅が広
がることがない。したがってパルス幅歪が生しることな
く、正常な伝送を行うことができる。With this dual transmission device, even if a signal shift occurs between the two transmission circuits, only the signal from the system that was manually input will survive, and the signals from other systems will respond to the signal that was input first. Since input is prohibited for a certain period of time, the pulse width does not widen. Therefore, normal transmission can be performed without pulse width distortion.
（ホ）実施例
以下、実施例により、この発明をさらに詳細に説明する
。(E) Examples The present invention will be explained in more detail with reference to Examples below.
〈実施例１〉
第１図は、この発明の一実施例を示す２重伝送装置の受
信側の要部回路（優先回路）を示すブロック図である。<Embodiment 1> FIG. 1 is a block diagram showing a main part circuit (priority circuit) on the receiving side of a duplex transmission device showing an embodiment of the present invention.
同図において、優先回路１０のＡＮＤ回路１１の入力の
一端に伝送路３の信号ａが入力され、また、ＡＮＤ回路
１６の入力の一端に伝送路４の入力信号すが入力されて
いる。ＡＮＤ回路１１の出力は、ＯＲ回路７の入力に接
続されるとともに、単安定マルチバイブレーク１２の入
力端に接続されている。単安定マルチバイブレーク１２
の出力は、ＮＯＴ回路１３とＡＮＤ回路１９に人力され
ている。また、ＡＮＤ回路１６の出力は、単安定マルチ
ハイブレーク１７とＯＲ回路７に入力され、単安定マル
チハイブレーク１７の出力は、ＮＯＴ回路１８とＡＮＤ
回路１４にそれぞれ入力されている。ＮＯＴ回路１３は
、ＡＮＤ回路１４の他の入力端に接続され、また、ＮＯ
Ｔ回路１８の出力は、ＡＮＤ回路１１の他の入力端に接
続されている。さらに、ＡＮＤ回路１４の出力は、ＮＯ
Ｔ回路１５を介してＡＮＤ回路１１の他の入力端に接続
されている。同様にＡＮＤ回路１９の出力は、ＮＯＴ回
路２０を介してＡＮＤ回路１６の他の入力端に接続され
ている。In the figure, the signal a of the transmission line 3 is inputted to one end of the input of the AND circuit 11 of the priority circuit 10, and the input signal a of the transmission line 4 is inputted to one end of the input of the AND circuit 16. The output of the AND circuit 11 is connected to the input of the OR circuit 7 and also to the input end of the monostable multi-by-break 12 . Monostable multi-bi break 12
The output is manually input to the NOT circuit 13 and the AND circuit 19. Further, the output of the AND circuit 16 is input to the monostable multi-high break 17 and the OR circuit 7, and the output of the monostable multi-high break 17 is input to the NOT circuit 18 and the AND circuit.
The signals are respectively input to the circuit 14. The NOT circuit 13 is connected to the other input terminal of the AND circuit 14, and is also connected to the NO
The output of the T circuit 18 is connected to the other input terminal of the AND circuit 11. Furthermore, the output of the AND circuit 14 is NO.
It is connected to the other input terminal of the AND circuit 11 via the T circuit 15. Similarly, the output of the AND circuit 19 is connected to the other input terminal of the AND circuit 16 via a NOT circuit 20.
この回路において、初期状態を考えると、単安定マルチ
バイブレークエ２．１７の出力は、ロー（“Ｌ″）であ
るため、ＡＮＤ回路１４．１９の出力はローであり、し
たがって、ＮＯＴ回路１５．２０で反転されたハイ（”
Ｈ”）の信号がＡＮＤ回路１１．１６にそれぞれ人力さ
れている。そのため、今、例えば第２図に示すように、
伝送路３から入力信号ａがハイで加えられた場合を想定
すると、ＡＮＤ回路１１の出力にそのままその入力信号
が導出され、単安定マルチバイブレーク１２が、その立
ち上がり信号によって所定時間ＴＢだけハイ信号を出力
する。この単安定マルチバイブレーク１２の立ち上がり
により、ＡＮＤ回路１９の入力端がハイで揃い、したが
ってＡＮＤ回路１９の出力はハイとなり、ＮＯＴ回路２
０で反転されて、ＡＮＤ回路１６の他端にはロー信号が
入力される。そのため、信号ａが入力されてから、若干
の時間ｔをおいて、伝送路４の信号すが入力されても、
ＡＮＤ回路１６はこの信号すを出力せず、つまりロック
がかかった状態となり、ＯＲ回路７にはＡＮＤ回路１１
からの信号しか入力されず、したがってＯＲ回路７より
出力信号ＣとしてはＡＮＤ回路１１からの信号ａをその
まま導出することになる。このような状態は単安定マル
チバイブレーク１２がハイの期間ＴＢの間継続されるこ
とになり、ＡＮＤ回路１１から導出される伝送路３の信
号ａがそのままＯＲ回路７を通じて導出されることにな
る。したがって、第２図の左部に示すように、パルス幅
ＰＷが遅延時間ｔより大きい場合でも、期間ＴＢを比較
的大きくしておけば、もちろん伝送路３の信号ａがその
ままＯＲ回路７の出力Ｃとして導出されるので、ｔの時
間の遅れは問題とならない。また、さらに第２図の右部
に示すように、波形の遅れがさらに大きく、パルス幅Ｐ
Ｗよりもずれ時間りが大きい場合でも、単安定マルチハ
イブレーク１２．１７の期間ＴＢをより大きく設定して
おけば、その範囲内においてロック機構が働くため、遅
延時間ｔによるパルス幅歪が生じることなく、正しい伝
送を行うことができる。In this circuit, considering the initial state, the output of the monostable multivib brake circuit 2.17 is low ("L"), so the output of the AND circuit 14.19 is low, and therefore, the output of the NOT circuit 15.19 is low. High inverted at 20 (”
H") signals are input to AND circuits 11 and 16 respectively. Therefore, for example, as shown in Fig. 2,
Assuming that the input signal a is applied at high level from the transmission line 3, that input signal is directly derived from the output of the AND circuit 11, and the monostable multi-by-break 12 outputs a high signal for a predetermined period of time TB based on the rising signal. Output. Due to the rise of this monostable multi-by-break 12, the input terminal of the AND circuit 19 becomes high, and therefore the output of the AND circuit 19 becomes high, and the NOT circuit 2
It is inverted at 0, and a low signal is input to the other end of the AND circuit 16. Therefore, even if the signal on the transmission path 4 is input after some time t after the signal a is input,
The AND circuit 16 does not output this signal, that is, it is in a locked state, and the OR circuit 7 receives the AND circuit 11.
Therefore, the signal a from the AND circuit 11 is directly derived as the output signal C from the OR circuit 7. Such a state will continue during the period TB in which the monostable multi-by-break 12 is high, and the signal a on the transmission line 3 derived from the AND circuit 11 will be derived as it is through the OR circuit 7. Therefore, as shown in the left part of FIG. 2, even if the pulse width PW is larger than the delay time t, if the period TB is made relatively large, the signal a of the transmission line 3 will of course be outputted from the OR circuit 7 as it is. Since it is derived as C, the time delay of t is not a problem. Furthermore, as shown on the right side of Fig. 2, the delay in the waveform is even larger, and the pulse width P
Even if the time lag is larger than W, if the monostable multi-high break 12.17 period TB is set larger, the locking mechanism will work within that range, resulting in pulse width distortion due to the delay time t. Correct transmission can be performed without any interference.
なお、上記説明では、信号ａが早く入力された場合につ
いて説明したが、逆に信号すが早く入力された場合には
、単安定マルチバイブレークＩ７の出力によって信号ａ
が禁止、ロックされることになり、全く同様の動作を行
うことになる。In the above explanation, the case where the signal a is input early is explained, but conversely, when the signal is input early, the output of the monostable multi-bi break I7 causes the signal a to be
will be prohibited and locked, resulting in exactly the same behavior.
この実施例ではワンショットマルチハイブレーク１２．
１７の遅延時間ＴＢを長くすれば、その分、伝送ずれを
許容できるという利点がある。In this embodiment, one-shot multi-high break 12.
If the delay time TB of 17 is made longer, there is an advantage that a transmission shift can be tolerated accordingly.
〈実施例２〉
第３図は、この発明の他の実施例を示す２重伝送装置の
要部回路を示す回路図である。<Embodiment 2> FIG. 3 is a circuit diagram showing a main circuit of a duplex transmission device showing another embodiment of the present invention.
同図において、伝送路３の信号ａが、優先回路３０のＡ
ＮＤ回路３１の入力端に接続されるとともに、ＡＮＤ回
路３２の入力端に接続されている。In the figure, the signal a on the transmission path 3 is the signal A on the priority circuit 30.
It is connected to the input end of the ND circuit 31 and to the input end of the AND circuit 32.
また、伝送路４の信号すがＡＮＤ回路３６の入力の一端
に接続されるとともに、ＡＮＤ回路３７の入力の一端に
接続されている。ＡＮＤ回路３１の出力は、ＯＲ回路７
の入力の一端に接続され、同様にＡＮＤ回路３６の出力
もＯＲｕＲｕＯ２力の一端に接続されている。ＡＮＤ回
路３２の出力は、ＯＲ回路３３の入力の一端に接続され
、ＯＲ回路３３の出力は、ＮＯＴ回路３４の人力に接続
されるとともに、ＡＮＤ回路３２０入力の他端に接続さ
れている。同様にＡＮＤ回路３７の出力は、ＯＲ回路３
８の入力の一端に接続され、ＯＲ回路３８の出力は、Ｎ
ＯＴ回路３９の人力に接続されるとともに、ＡＮＤ回路
３７の入力の他端にも接続されている。ＡＮＤ回路３２
と、ＯＲ回路３３、ＡＮＤ回路３７とＯＲ回路３８でそ
れぞれ自己保持ループ回路を構成している。ＮＯＴ回路
３４の出力は、ＯＲ回路３５の入力の一端に接続され、
同様にＮＯＴ回路３９の出力もＯＲ回路４０に接続され
ている。ＡＮＤ回路３１の出力は、ＯＲ回路３５．３８
の人力の一端にも接続され、ＡＮＤ回路３６の出力は、
ＯＲ回路３３とＯＲ回路４０の入力の一端にも接続され
ている。Further, the signal line of the transmission line 4 is connected to one end of the input of the AND circuit 36, and is also connected to one end of the input of the AND circuit 37. The output of the AND circuit 31 is sent to the OR circuit 7.
Similarly, the output of the AND circuit 36 is also connected to one end of the ORuRuO2 input. The output of the AND circuit 32 is connected to one end of the input of the OR circuit 33, and the output of the OR circuit 33 is connected to the input of the NOT circuit 34 and the other end of the input of the AND circuit 320. Similarly, the output of the AND circuit 37 is
The output of the OR circuit 38 is connected to one end of the input of the
It is connected to the human power of the OT circuit 39 and is also connected to the other input end of the AND circuit 37 . AND circuit 32
The OR circuit 33, AND circuit 37, and OR circuit 38 each constitute a self-holding loop circuit. The output of the NOT circuit 34 is connected to one end of the input of the OR circuit 35,
Similarly, the output of the NOT circuit 39 is also connected to the OR circuit 40. The output of the AND circuit 31 is the output of the OR circuit 35.38
It is also connected to one end of the human power, and the output of the AND circuit 36 is
It is also connected to one end of the inputs of the OR circuit 33 and the OR circuit 40.
この実施例回路においても、入力信号が加えられない初
期状態では、通常ＡＮＤ回路３１と３６の入力の他端は
ハイレベルである。したがって、今伝送路３の信号ａが
ハイに立ち上がり入力されると、その信号は、ＡＮＤ回
路３１、ＯＲ回路７を経てそのまま信号出力される。さ
らに、このＡＮＤ回路３１のｆ出力のハイレベル信号は
、ＯＲ回路３５に入力されるとともに、ＯＲ回路３８に
も入力される。したがって、ＯＲ回路３８の出力は、Ｎ
ＯＴ回路３９でローレベルに反転され、それまでＯＲ回
路４０の出力がハイであったものをローに落とす。した
がって、以後遅延して伝送路４の信号すがＡＮＤ回路３
２．３６に入力されても、禁止がかかることになる。Also in this embodiment circuit, in the initial state where no input signal is applied, the other input terminals of the AND circuits 31 and 36 are normally at a high level. Therefore, when the signal a on the transmission line 3 rises to high level and is inputted, the signal is output as is through the AND circuit 31 and the OR circuit 7. Further, the high level signal of the f output of the AND circuit 31 is input to the OR circuit 35 and also to the OR circuit 38. Therefore, the output of the OR circuit 38 is N
It is inverted to a low level by the OT circuit 39, and the output of the OR circuit 40, which was high until then, is dropped to low. Therefore, the signal on the transmission line 4 is delayed and the AND circuit 3
Even if it is entered in 2.36, it will be prohibited.
なお、ＡＮＤ回路３１の出力ｆがローとなっても、ＯＲ
回ｖｉ３８の出力は、信号すのハイレベルがローとなる
までハイを保持する、つまり自己保持するので、その間
出力ＮＯＴ回路３９の出力はローとなり、したがってＯ
Ｒ回路４ｏの出力ｅはローレベルであり、ＡＮＤ回路３
６のゲートは開かず、禁止はそのまま継続されることに
なる。Note that even if the output f of the AND circuit 31 becomes low, the OR
The output of the circuit vi38 remains high until the high level of the signal S becomes low, that is, it self-holds, so during that time the output of the output NOT circuit 39 becomes low, and therefore the output of the
The output e of the R circuit 4o is low level, and the AND circuit 3
Gate 6 will not open and the ban will remain in place.
この実施例回路において、信号ａ、ｂが同時に入力する
と、ＡＮＤ回路３１の出力がＯＲ回路３８に入力され、
ＡＮＤ回？８３６の出力がＯＲ回路３３に入力されるの
で、双方がロックされる。しかしながら、ＯＲ回路３５
．４ｏを設けているので、ＡＮＤ回路３１の出力は、Ｏ
Ｒ回路３５を介して自己の入力の他端に加えられ、また
、ＡＮＤ回路３６の出力は、ＯＲ回路４ｏを介して、や
はり自己の入力の他端に加えられているので、ロックが
かかるのを防止することができる。In this embodiment circuit, when signals a and b are input simultaneously, the output of the AND circuit 31 is input to the OR circuit 38,
AND times? Since the output of 836 is input to the OR circuit 33, both are locked. However, the OR circuit 35
．． 4o is provided, the output of the AND circuit 31 is O
It is applied to the other end of its own input via the R circuit 35, and the output of the AND circuit 36 is also applied to the other end of its own input via the OR circuit 4o, so it is not locked. can be prevented.
この回路では、第４図の左部に示すように、遅延時間も
がパルス幅ＰＷよりも小さい範囲内では、優先回路が正
常に動作するが、第４図の右部に示すように、遅延時間
りがパルス幅ＰＷよりも大きいと、伝送路３と、伝送路
４の動作の切り替えがなされることなり、通信中伝送路
が切り替わってしまうため、伝送遅れｔはＰＷの幅の範
囲であることが望ましい。In this circuit, as shown in the left part of Fig. 4, the priority circuit operates normally within a range where the delay time is smaller than the pulse width PW, but as shown in the right part of Fig. 4, the priority circuit operates normally. If the time period is larger than the pulse width PW, the operation of transmission path 3 and transmission path 4 will be switched, and the transmission path will be switched during communication, so the transmission delay t is within the width of PW. This is desirable.
（へ）発明の効果
この発明によれば、二系統の入力信号のうち、早く入力
されたの方の信号によって他系統の受信を禁止し、一方
の受信のみを受信信号とするものであるから、たとえ入
力信号の伝送ずれが生じる場合であっても、他の系統の
禁止がかかり、パルス幅歪を起こすことがない。したが
って、正しく伝送することができる。(f) Effects of the Invention According to this invention, of the two input signals, the signal input earlier prohibits reception of the other system, and only one of the input signals is used as the received signal. Even if a transmission error occurs in the input signal, other systems are inhibited and pulse width distortion does not occur. Therefore, it is possible to transmit correctly.
第１図は、この発明の一実施例を示す２重伝送装置の受
信側の要部回路を示す回路図、第２図は、同回路の動作
を説明するための波形タイムチャート、第３図は、この
発明の他の実施例を示す２重伝送装置の受信側の要部回
路を示す回路図、第４図は、同回路の動作を説明するた
めの波形タイムチャート、第５図は、従来の２重伝送装
置を説明するための概略ブロック図、第６図は、同２重
伝送装置の動作を説明するための波形図である。
１：送信側装置、 ２：受信側装置、３・４：伝送路
、 ７：ＯＲ回路、
１０・３０：優先回路。
特許出願人 株式会社島津製作所代理人
弁理士 中 村 茂 信第１図
第２図
第４図FIG. 1 is a circuit diagram showing a main circuit on the receiving side of a duplex transmission device showing an embodiment of the present invention, FIG. 2 is a waveform time chart for explaining the operation of the same circuit, and FIG. 4 is a circuit diagram showing a main part circuit on the receiving side of a duplex transmission device showing another embodiment of the present invention, FIG. 4 is a waveform time chart for explaining the operation of the same circuit, and FIG. FIG. 6 is a schematic block diagram for explaining a conventional duplex transmission device, and is a waveform diagram for explaining the operation of the same duplex transmission device. 1: Sending side device, 2: Receiving side device, 3 and 4: Transmission line, 7: OR circuit, 10 and 30: Priority circuit. Patent applicant: Shimadzu Corporation Agent
Patent Attorney Shigeru Nakamura Figure 1 Figure 2 Figure 4
Claims (1)
アルデータ信号を伝送する２重伝送装置において、 受信装置側に、前記２系統の伝送回路のうち、いずれか
早く入力された系統の信号のみを受信し、他の系統の入
力を禁止する優先回路を備え、常にいずれか一方のみの
伝送回路で受信するようにしたことを特徴とする２重伝
送装置。(1) In a dual transmission device that transmits a serial data signal between two devices using two transmission circuits, a first and a second, whichever of the two transmission circuits is input earlier to the receiving device side. What is claimed is: 1. A dual transmission device comprising a priority circuit that receives only signals from one system and prohibits input from other systems, so that signals are always received by only one of the transmission circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194213A JPH0479630A (en) | 1990-07-23 | 1990-07-23 | Dual transmission systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194213A JPH0479630A (en) | 1990-07-23 | 1990-07-23 | Dual transmission systems |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479630A true JPH0479630A (en) | 1992-03-13 |
Family
ID=16320835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194213A Pending JPH0479630A (en) | 1990-07-23 | 1990-07-23 | Dual transmission systems |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479630A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011097436A (en) * | 2009-10-30 | 2011-05-12 | Hitachi Ltd | Communication control device, motor multi-relay, and controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276826A (en) * | 1985-09-30 | 1987-04-08 | Mitsubishi Electric Corp | Redundant communication line control device |
-
1990
- 1990-07-23 JP JP2194213A patent/JPH0479630A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6276826A (en) * | 1985-09-30 | 1987-04-08 | Mitsubishi Electric Corp | Redundant communication line control device |
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