JPH048006A - 利得切替増幅回路 - Google Patents
利得切替増幅回路Info
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- JPH048006A JPH048006A JP11111790A JP11111790A JPH048006A JP H048006 A JPH048006 A JP H048006A JP 11111790 A JP11111790 A JP 11111790A JP 11111790 A JP11111790 A JP 11111790A JP H048006 A JPH048006 A JP H048006A
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- Japan
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- operational amplifier
- gain
- bias
- circuit
- amplifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えば入力信号のレベルに応じて利得を切替
えることができる利得切替増幅回路に関する。
えることができる利得切替増幅回路に関する。
第２図は従来の利得切替増幅回路の回路図である。図に
おいて、１は差動増幅器として働く演算増幅器、Ｃ１は
演算増幅器１に接続されている位相補償容量である。Ｂ
１は、演算増幅器１にバイアス電流を供給するためのバ
イアス回路である。
おいて、１は差動増幅器として働く演算増幅器、Ｃ１は
演算増幅器１に接続されている位相補償容量である。Ｂ
１は、演算増幅器１にバイアス電流を供給するためのバ
イアス回路である。
バイアス回路Ｂ１は、ＮＰＮトランジスタＱ２゜Ｑ３、
定電流源１０及び電源Ｖ。。より成る。トランジスタＱ
２．Ｑ３はトランジスタＱ３を基準トランジスタとした
カレントミラー回路を構成する。
定電流源１０及び電源Ｖ。。より成る。トランジスタＱ
２．Ｑ３はトランジスタＱ３を基準トランジスタとした
カレントミラー回路を構成する。
トランジスタＱ２は、コレクタが演算増幅器１に、ベー
スがトランジスタＱ３のベースに各々接続され、エミッ
タが接地されている。トランジスタＱ３は、ベースとコ
レクタが接続され、この共通接続点が定電流源１．０を
介して電源Ｖ。０に接続されており、エミッタが接地さ
れている。演算増幅器１の出力はＮＰＮ トランジスタ
Ｑ１のベースに接続されている。トランジスタＱ１のコ
レクタは電源Ｖ。Ｃに接続され、エミッタは抵抗Ｒ１，
、Ｒ２゜Ｒ３が直列に接続された抵抗回路網を介し接地
されるとともに、信号出力端子２にも接続されている。
スがトランジスタＱ３のベースに各々接続され、エミッ
タが接地されている。トランジスタＱ３は、ベースとコ
レクタが接続され、この共通接続点が定電流源１．０を
介して電源Ｖ。０に接続されており、エミッタが接地さ
れている。演算増幅器１の出力はＮＰＮ トランジスタ
Ｑ１のベースに接続されている。トランジスタＱ１のコ
レクタは電源Ｖ。Ｃに接続され、エミッタは抵抗Ｒ１，
、Ｒ２゜Ｒ３が直列に接続された抵抗回路網を介し接地
されるとともに、信号出力端子２にも接続されている。
演算増幅器１の十人力は信号入力端子３に接続されてい
る。抵抗Ｒ１とＲ２の共通接続点は、スイッチの役目を
するＮチャネルＭＯＳトランジスタ（以下ＮＭＯ３）ラ
ンジスタと略す）Ｓｌを介して演算増幅器１の一人力に
接続されている。
る。抵抗Ｒ１とＲ２の共通接続点は、スイッチの役目を
するＮチャネルＭＯＳトランジスタ（以下ＮＭＯ３）ラ
ンジスタと略す）Ｓｌを介して演算増幅器１の一人力に
接続されている。
８ＭＯ８）ランジスタＳ１のゲートはインバータ１１を
介して切替信号入力端子ｖＨ５に接続されている。抵抗
Ｒ２とＲ３の共通接続点はスイッチの役目をするＮＭＯ
５）ランジスタＳ２を介して演算増幅器１の一人力に接
続されている。ＮＭＯＳトランジスタＳ２のゲートは直
接に切替信号入力端子■□、に接続されている。切替信
号入力端子■ＨＬからの切替信号に応じてＮＭＯＳトラ
ンジスタＳｌ、Ｓ２がオン／オフして、利得が変化する
。
介して切替信号入力端子ｖＨ５に接続されている。抵抗
Ｒ２とＲ３の共通接続点はスイッチの役目をするＮＭＯ
５）ランジスタＳ２を介して演算増幅器１の一人力に接
続されている。ＮＭＯＳトランジスタＳ２のゲートは直
接に切替信号入力端子■□、に接続されている。切替信
号入力端子■ＨＬからの切替信号に応じてＮＭＯＳトラ
ンジスタＳｌ、Ｓ２がオン／オフして、利得が変化する
。
次に動作について説明する。切替信号入力端子ＶＨＬに
“Ｈｏが入力されるとＮＭＯ５）ランジスタＳｌ、Ｓ２
は各々オフ、オンする。ここで演算増幅器１の十人力電
圧をＶ 、−入力端子をｉｎ（＋） Ｖｔｎ（−）’信号出力端子２の出力電圧を■。ｕｌ、
演算増幅器１の利得をＫとすると、 Ｖ ＝ Ｋ（ｖｉｎ（＋） １ｎ（−） ）
・・・（２）。ｕｔ ’ となる。 （２）式に （１）式を代入すると、Ｒ３１ ゜ｕｔ ｓ。（＋、／（＋−） Ｖ −Ｖ。
“Ｈｏが入力されるとＮＭＯ５）ランジスタＳｌ、Ｓ２
は各々オフ、オンする。ここで演算増幅器１の十人力電
圧をＶ 、−入力端子をｉｎ（＋） Ｖｔｎ（−）’信号出力端子２の出力電圧を■。ｕｌ、
演算増幅器１の利得をＫとすると、 Ｖ ＝ Ｋ（ｖｉｎ（＋） １ｎ（−） ）
・・・（２）。ｕｔ ’ となる。 （２）式に （１）式を代入すると、Ｒ３１ ゜ｕｔ ｓ。（＋、／（＋−） Ｖ −Ｖ。
Ｒ１，＋Ｒ２＋Ｒ３Ｋ
Ｋ、５
Ｒ３１
となる。（８）式より、切替信号入力端子ｖＨＬに’Ｈ
”が入力されたときの本増幅回路の利得Ａｎは、 となる。
”が入力されたときの本増幅回路の利得Ａｎは、 となる。
一方、切替信号入力端子ｖＨＬに“Ｌ”が入力された場
合の本増幅回路の利得Ａ、は同様にして、となる。この
ように、切替信号入力端子ｖＨＬにｄ ＨＩＩが入力さ
れたときの利得Ａｎは高利得となり、“Ｌｏが入力され
たときの利得Ａｔ、は低利得となり、利得の切替が可能
となる。
合の本増幅回路の利得Ａ、は同様にして、となる。この
ように、切替信号入力端子ｖＨＬにｄ ＨＩＩが入力さ
れたときの利得Ａｎは高利得となり、“Ｌｏが入力され
たときの利得Ａｔ、は低利得となり、利得の切替が可能
となる。
従来の利得切替増幅回路は以上のように構成され、出力
の抵抗の組み合わせにより利得を切替えるようにしてい
る。しかし、位相補償容量Ｃ１の容量値及び演算増幅器
１のバイアス電流値が一定であり、さらには本増幅回路
の構成も一定であるため、低利得時の位相補償として位
相補償容量Ｃ１の容量値を大きくすると、高利得時に周
波数特性（特にスルーレート）が悪くなる。逆に、高利
得時の位相補償として位相補償容量Ｃ１の容量値を小さ
くし、周波数特性（特にスルーレート）を上げるために
、演算増幅器１のバイアス電流値を大きくすると、低利
得時に位相余裕がなくなり発振に至ることか多い。その
ため、両利得時共に周波数特性を良好に保つよう位相補
償容量Ｃ１の容量値やバイアス電流値を選ぶと、両利得
時共にかなり性能が抑えられたものとなってしまうとい
う問題点がある。さらに、切替のできる利得の幅を大き
くすると上記問題点が増大する。そのため、切替利得の
幅は狭くなってしまうという問題点がある。
の抵抗の組み合わせにより利得を切替えるようにしてい
る。しかし、位相補償容量Ｃ１の容量値及び演算増幅器
１のバイアス電流値が一定であり、さらには本増幅回路
の構成も一定であるため、低利得時の位相補償として位
相補償容量Ｃ１の容量値を大きくすると、高利得時に周
波数特性（特にスルーレート）が悪くなる。逆に、高利
得時の位相補償として位相補償容量Ｃ１の容量値を小さ
くし、周波数特性（特にスルーレート）を上げるために
、演算増幅器１のバイアス電流値を大きくすると、低利
得時に位相余裕がなくなり発振に至ることか多い。その
ため、両利得時共に周波数特性を良好に保つよう位相補
償容量Ｃ１の容量値やバイアス電流値を選ぶと、両利得
時共にかなり性能が抑えられたものとなってしまうとい
う問題点がある。さらに、切替のできる利得の幅を大き
くすると上記問題点が増大する。そのため、切替利得の
幅は狭くなってしまうという問題点がある。
一方、切替利得の幅を大きくしたい場合には低利得と高
利得の２種類の増幅回路を設け、その出力を切り替えれ
ばよいが、こうすると回路規模が大きくなり、コスト高
になるという問題点がある。
利得の２種類の増幅回路を設け、その出力を切り替えれ
ばよいが、こうすると回路規模が大きくなり、コスト高
になるという問題点がある。
また、消費電流が大きくなるという問題点もある。
この発明は以上のような問題点を解決するためになされ
たもので、回路規模及び消費電流が小さくかつ各利得に
おいて最適な特性を得ることかできる利得切替増幅回路
を得ることを目的とする。
たもので、回路規模及び消費電流が小さくかつ各利得に
おいて最適な特性を得ることかできる利得切替増幅回路
を得ることを目的とする。
この発明に係る利得切替増幅回路は、一方入力に入力信
号が与えられている第１の演算増幅器と、一方入力に前
記入力信号が与えられ、出力が前記第１の演算増幅器の
出力と共通接続されている第２の演算増幅器と、前記第
１の演算増幅器に接続され、前記第１の演算増幅器にバ
イアス電流を供給する第１のバイアス回路と、前記第２
の演算増幅器に接続され、前記第２の演算増幅器にバイ
アス電流を供給する第２のバイアス回路と、前記第１、
第２のバイアス回路に接続され、与えられる切替信号に
応じて前記第］、第２のバイアス回路を選択的に能動化
するバイアス回路能動化手段と、前記第１．第２の演算
増幅器の出力共通接続点に接続され、該出力共通接続点
の信号を第１の抵抗値を介して前記第１の演算増幅器の
他方入力に与えるとともに、第２の抵抗値を介して前記
第２の演算増幅器の他方入力に与える抵抗回路網とを備
えている。
号が与えられている第１の演算増幅器と、一方入力に前
記入力信号が与えられ、出力が前記第１の演算増幅器の
出力と共通接続されている第２の演算増幅器と、前記第
１の演算増幅器に接続され、前記第１の演算増幅器にバ
イアス電流を供給する第１のバイアス回路と、前記第２
の演算増幅器に接続され、前記第２の演算増幅器にバイ
アス電流を供給する第２のバイアス回路と、前記第１、
第２のバイアス回路に接続され、与えられる切替信号に
応じて前記第］、第２のバイアス回路を選択的に能動化
するバイアス回路能動化手段と、前記第１．第２の演算
増幅器の出力共通接続点に接続され、該出力共通接続点
の信号を第１の抵抗値を介して前記第１の演算増幅器の
他方入力に与えるとともに、第２の抵抗値を介して前記
第２の演算増幅器の他方入力に与える抵抗回路網とを備
えている。
この発明におけるバイアス回路能動化手段は、与えられ
る切替信号に応じて、第１．第２のバイアス回路を選択
的に能動化するので、第１．第２のバイアス回路が同時
に能動化されることがなく、そのため、第１．第２のバ
イアス回路から各々バイアス電流を供給される第１．第
２の演算増幅器が切替信号に応じて選択的に能動化され
る。抵抗回路網は出力共通接続点の信号を第１の抵抗値
を介して第１の演算増幅器の他方入力に与えるとともに
、第２の抵抗値を介し、て第２の演算増幅器の他方入力
に与えるので、第１．第２の演算増幅器の出力に抵抗回
路網を別々に設ける必要がない。
る切替信号に応じて、第１．第２のバイアス回路を選択
的に能動化するので、第１．第２のバイアス回路が同時
に能動化されることがなく、そのため、第１．第２のバ
イアス回路から各々バイアス電流を供給される第１．第
２の演算増幅器が切替信号に応じて選択的に能動化され
る。抵抗回路網は出力共通接続点の信号を第１の抵抗値
を介して第１の演算増幅器の他方入力に与えるとともに
、第２の抵抗値を介し、て第２の演算増幅器の他方入力
に与えるので、第１．第２の演算増幅器の出力に抵抗回
路網を別々に設ける必要がない。
第１図はこの発明に係る利得切替増幅回路の一実施例を
示す回路図である。図において、１Ｎ２図に示す従来の
利得切換増幅回路との相違点は、差動増幅器として働く
演算増幅器１５、この演算増幅器１５の位相を補償する
ための位相補償容量Ｃ２、演算増幅器１５にバイアス電
流を供給するためのバイアス回路Ｂ２を新たに設け、切
換信号入力端子ＶＨＬの切換信号に応じバイアス回路Ｂ
ｌ。
示す回路図である。図において、１Ｎ２図に示す従来の
利得切換増幅回路との相違点は、差動増幅器として働く
演算増幅器１５、この演算増幅器１５の位相を補償する
ための位相補償容量Ｃ２、演算増幅器１５にバイアス電
流を供給するためのバイアス回路Ｂ２を新たに設け、切
換信号入力端子ＶＨＬの切換信号に応じバイアス回路Ｂ
ｌ。
Ｂ２を選択的に能動化するようにしたことである。
位相補償容量Ｃ２は演算増幅器１５に接続されている。
演算増幅器１５の十人力は信号入力端子３に、−人力は
抵抗Ｒ２とＲ３の共通接続点に、出力は演算増幅器１の
出力に各々接続されている。
抵抗Ｒ２とＲ３の共通接続点に、出力は演算増幅器１の
出力に各々接続されている。
演算増幅器１の一人力は直接に抵抗Ｒ１とＲ２の共通接
続点に接続されている。
続点に接続されている。
バイアス回路Ｂ２は演算増幅器１５に接続されており、
ＮＰＮトランジスタＱ４．Ｑ５、定電流源２０及び電源
Ｖ。０より成る。これらの素子の接続関係はバイアス回
路Ｂ１と同様である。スイッチの役目をするＮＭＯＳト
ランジスタＳ１は、ソースが接地され、ドレインがトラ
ンジスタＱ３のコレクタに、ゲートが切替信号入力端子
ｖＨＬに各々接続されている。また、スイッチの役目を
するＮＭＯ３）ランジスタＳ２は、ソースが接地され、
ドレインがトランジスタＱ５のコレクタに、ゲートがイ
ンバータ１１を介して切替信号入力端子ｖＨＬに各々接
続されている。切替信号入力端子ＶＨＬからの切替信号
に応じてＮＭＯＳトランジスタＳｌ、Ｂ２がオン／オフ
し、バイアス回路Ｂｌ。
ＮＰＮトランジスタＱ４．Ｑ５、定電流源２０及び電源
Ｖ。０より成る。これらの素子の接続関係はバイアス回
路Ｂ１と同様である。スイッチの役目をするＮＭＯＳト
ランジスタＳ１は、ソースが接地され、ドレインがトラ
ンジスタＱ３のコレクタに、ゲートが切替信号入力端子
ｖＨＬに各々接続されている。また、スイッチの役目を
するＮＭＯ３）ランジスタＳ２は、ソースが接地され、
ドレインがトランジスタＱ５のコレクタに、ゲートがイ
ンバータ１１を介して切替信号入力端子ｖＨＬに各々接
続されている。切替信号入力端子ＶＨＬからの切替信号
に応じてＮＭＯＳトランジスタＳｌ、Ｂ２がオン／オフ
し、バイアス回路Ｂｌ。
Ｂ２が選択的に能動化されることにより演算増幅器１．
１５も選択的に能動化され、利得が変化する。
１５も選択的に能動化され、利得が変化する。
次に動作について説明する。切替信号入力端子ｖＨＩＪ
に′Ｈ”が入力されるとＮＭＯＳトランジスタＳｌ、Ｂ
２は各々オン、オフする。するとトランジスタＱ３．Ｑ
５が各々オフ、オンする。トランジスタＱ３がオフする
ことにより演算増幅器ｌにはバイアス回路Ｂ１からバイ
アス電流が供給されず、演算増幅器１は不能化される。
に′Ｈ”が入力されるとＮＭＯＳトランジスタＳｌ、Ｂ
２は各々オン、オフする。するとトランジスタＱ３．Ｑ
５が各々オフ、オンする。トランジスタＱ３がオフする
ことにより演算増幅器ｌにはバイアス回路Ｂ１からバイ
アス電流が供給されず、演算増幅器１は不能化される。
一方、トランジスタＱ５がオンすることにより演算増幅
器１５にはバイアス回路Ｂ２からバイアス電流が供給さ
れ、演算増幅器１５は能動化される。従って、切替信号
入力端子ＶＨＬにＨ”が入力された場合の利得Ａｎは、
従来同様、 となる。
器１５にはバイアス回路Ｂ２からバイアス電流が供給さ
れ、演算増幅器１５は能動化される。従って、切替信号
入力端子ＶＨＬにＨ”が入力された場合の利得Ａｎは、
従来同様、 となる。
一方、切替信号入力端子ｖＨＬに“Ｌｏが入力されると
ＮＭＯＳトランジスタＳｌ、Ｂ２は各々オフ、オンする
。すると、トランジスタＱ３．Ｑ５が各々オン、オフす
る。トランシタＱ５がオフすることにより演算増幅器１
５にはバイアス回路Ｂ２からバイアス電流が供給されず
、演算増幅器１５は不能化される。一方、トランジスタ
Ｑ３がオンすることにより演算増幅器１にはバイアス回
路Ｂ１からバイアス電流が供給され、演算増幅器１は能
動化される。従って、切替信号入力端子■ＨＬに“Ｈ”
が入力された場合の利得Ａｔ、は、従来同様、 Ｒ１＋Ｒ２＋Ｒ３ となる。
ＮＭＯＳトランジスタＳｌ、Ｂ２は各々オフ、オンする
。すると、トランジスタＱ３．Ｑ５が各々オン、オフす
る。トランシタＱ５がオフすることにより演算増幅器１
５にはバイアス回路Ｂ２からバイアス電流が供給されず
、演算増幅器１５は不能化される。一方、トランジスタ
Ｑ３がオンすることにより演算増幅器１にはバイアス回
路Ｂ１からバイアス電流が供給され、演算増幅器１は能
動化される。従って、切替信号入力端子■ＨＬに“Ｈ”
が入力された場合の利得Ａｔ、は、従来同様、 Ｒ１＋Ｒ２＋Ｒ３ となる。
このように高利得時（利得がＡｎの時）には演算増幅器
１のみが能動化し、低利得時（利得がＡＬＯ時）には演
算増幅器１５のみが能動化している。従って、各利得に
応じて位相補償容量ＣＩ。
１のみが能動化し、低利得時（利得がＡＬＯ時）には演
算増幅器１５のみが能動化している。従って、各利得に
応じて位相補償容量ＣＩ。
Ｃ２の容量値及びバイアス電流値を各々最適に設定する
ことができ、切替利得の選択幅を大きくしても優れた周
波数特性を得ることができる。また、各演算増幅器１．
１５の出力段の抵抗Ｒ１，Ｒ２゜Ｒ３より成る抵抗回路
網を共通にしているので素子数の軽減が図れる。さらに
、必要な利得に対応する演算増幅器のみにバイアス電流
を供給するので消費電流も少ない。
ことができ、切替利得の選択幅を大きくしても優れた周
波数特性を得ることができる。また、各演算増幅器１．
１５の出力段の抵抗Ｒ１，Ｒ２゜Ｒ３より成る抵抗回路
網を共通にしているので素子数の軽減が図れる。さらに
、必要な利得に対応する演算増幅器のみにバイアス電流
を供給するので消費電流も少ない。
以上のようにこの発明によれば、与えられる切替信号に
応じて第１．第２のバイアス回路を選択的に能動化する
バイアス回路能動化手段と、第１゜第２の演算増幅器の
出力共通接続点の信号を第１の抵抗値を介して第１の演
算増幅器の他方入力に与えるとともに、第２の抵抗値を
介して第２の演算増幅器の他方入力に与える抵抗回路網
を設けたので、第１．第２のバイアス回路が同時に能動
化されることがなく、そのため、第１．第２のバイアス
回路から各々バイアス電流を供給される第１゜第２の演
算増幅器が切替信号に応じて選択的に能動化される。そ
の結果、位相補償容量の容量値やバイアス電流値を各利
得に応じて変化させ、各利得に応じた最適の回路構成を
とることができ、切替利得の幅が大きくなっても優れた
特性を得ることができるという効果があるとともに、消
費電流が小さくなるという効果もある。また、第１．第
２の演算増幅器に共通の抵抗回路網を設けたので、回路
規模が大きくなることがなく、コストの軽減が図れると
いう効果がある。
応じて第１．第２のバイアス回路を選択的に能動化する
バイアス回路能動化手段と、第１゜第２の演算増幅器の
出力共通接続点の信号を第１の抵抗値を介して第１の演
算増幅器の他方入力に与えるとともに、第２の抵抗値を
介して第２の演算増幅器の他方入力に与える抵抗回路網
を設けたので、第１．第２のバイアス回路が同時に能動
化されることがなく、そのため、第１．第２のバイアス
回路から各々バイアス電流を供給される第１゜第２の演
算増幅器が切替信号に応じて選択的に能動化される。そ
の結果、位相補償容量の容量値やバイアス電流値を各利
得に応じて変化させ、各利得に応じた最適の回路構成を
とることができ、切替利得の幅が大きくなっても優れた
特性を得ることができるという効果があるとともに、消
費電流が小さくなるという効果もある。また、第１．第
２の演算増幅器に共通の抵抗回路網を設けたので、回路
規模が大きくなることがなく、コストの軽減が図れると
いう効果がある。
第１図はこの発明に係る利得切替増幅回路の一実施例を
示す回路図、第２図は従来の利得切替増幅回路の回路図
である。 図において、１及び１５は演算増幅器、３は信号入力端
子、Ｂ１及びＢ２はバイアス回路、ｖＨしは切替信号入
力端子、Ｓｌ及びＢ２はＮＭＯＳ）ランジスタ、Ｒ１，
Ｒ２及びＲ３は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
示す回路図、第２図は従来の利得切替増幅回路の回路図
である。 図において、１及び１５は演算増幅器、３は信号入力端
子、Ｂ１及びＢ２はバイアス回路、ｖＨしは切替信号入
力端子、Ｓｌ及びＢ２はＮＭＯＳ）ランジスタ、Ｒ１，
Ｒ２及びＲ３は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）一方入力に入力信号が与えられている第１の演算
増幅器と、 一方入力に前記入力信号が与えられ、出力が前記第１の
演算増幅器の出力と共通接続されている第２の演算増幅
器と、 前記第１の演算増幅器に接続され、前記第１の演算増幅
器にバイアス電流を供給する第１のバイアス回路と、 前記第２の演算増幅器に接続され、前記第２の演算増幅
器にバイアス電流を供給する第２のバイアス回路と、 前記第１、第２のバイアス回路に接続され、与えられる
切替信号に応じて前記第１、第２のバイアス回路を選択
的に能動化するバイアス回路能動化手段と、 前記第１、第２の演算増幅器の出力共通接続点に接続さ
れ、該出力共通接続点の信号を第１の抵抗値を介して前
記第１の演算増幅器の他方入力に与えるとともに、第２
の抵抗値を介して前記第２の演算増幅器の他方入力に与
える抵抗回路網とを備えた利得切替増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111790A JPH048006A (ja) | 1990-04-26 | 1990-04-26 | 利得切替増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111790A JPH048006A (ja) | 1990-04-26 | 1990-04-26 | 利得切替増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH048006A true JPH048006A (ja) | 1992-01-13 |
Family
ID=14552854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11111790A Pending JPH048006A (ja) | 1990-04-26 | 1990-04-26 | 利得切替増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH048006A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054607A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 電流電圧変換回路および光検出回路 |
-
1990
- 1990-04-26 JP JP11111790A patent/JPH048006A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054607A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 電流電圧変換回路および光検出回路 |
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