JPH0481883B2

JPH0481883B2 -

Info

Publication number: JPH0481883B2
Application number: JP61087545A
Authority: JP
Inventors: Kenichi Makino
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 1986-04-16
Filing date: 1986-04-16
Publication date: 1992-12-25
Also published as: JPS62243407A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はMOS FETを使用したSEPP（Single
Ended Push Pull）構成の電圧スイツチング式電
力増幅器に関し、特に逆電流が流れることに起因
する電力効率の低下を改善した電力増幅器に関す
る。

（従来の技術）従来、MOS FETを使用したSEPP構成の電圧
スイツチング式電力増幅器では、負荷インピーダ
ンスの変動によつて、回路を構成しているMOS
FETを流れる電流と出力電圧との間に位相差が
生じるとき、特に負荷インピーダンスが容量性に
なつた場合に、MOS FETを流れる電流が進み
位相となると、MOS FET内での電力損失が急
激に増加する。電力損失の増加は、増幅器の出力
変動やMOS FETの接合温度を上昇させ、信頼
性の低下を招くので、極力低減させなければなら
ない。ところが、この電力増幅器を工業用機器
（主として誘電加熱や超音波振動）に応用した場
合、回路の負荷インピーダンスは容量性になる。
また、無線送信機に応用した場合、特に搬送波を
直接音声等の変調信号でパルス幅変調する方式で
は、変調信号の振幅によつて負荷は容量性にもな
る。このように容量性の負荷インピーダンスを積
極的に利用する分野もあるので、容量性負荷に起
因する電力損失の増加を低減する技術は重要であ
る。

第１図は負荷インピーダンスが容量性になつた
場合に、トランジスタ内での電力損失の増加を説
明するための代表的な回路を図示したものであ
る。TR１，TR２はパワーMOS FETで、TR１
とTR２はSEPP構成である。入力端子１に入力
された信号は入力トランスＴ１にて互に位相反転
され、TR１，TR２をそれぞれ駆動する。

入力信号の振幅は、TR１，TR２が飽和とし
や断すなわちオンとオフの二値のみをとるよう
な、十分大きい値である。出力端子３に接続され
たコンデンサC₁、コイルL₁は直列共振回路を構
成している。Z_Lは負荷インピーダンスである。２
は電源端子、C₂は電源側路用コンデンサである。
また図中、V₀は出力電圧、i₀は出力電流、i₁，i₂
はTR１，TR２をそれぞれ流れる電流であつて、
矢印の向きを正とする。第２図は第１図の各部の
波形を示す図で、同図Ａはv₀、同図Ｂはi₀であ
り、θ₊で位相差を示す。i₀はC₁，L₁からなる直列
共振回路の作用により、v₀の基本波成分のみが負
荷に流れることになる。同図Ｃは、TR１がオ
ン、TR２がオフのときに、TR１を流れる電流i₁
である。同図Ｄは上記とは逆に、TR１がオフ、
TR２がオンのときに、TR２を流れる電流i₂であ
る。i₁は２つの部分i₁₁，i₁₂から成つている。i₁の
正の部分i₁₁はTR１を順方向に、すなわちドレイ
ンからソースに向けてMOS FETのチヤネル内
を流れる。i₁の負の部分i₁₂はTR１を逆方向に流
れる。

ここでMOS FETの構造を考えると、ドレイ
ン−ソース間にはダイオードが形成されており、
等価的にドレインがカソード、ソースがアノード
となつている。したがつてi₁₂はこのダイオード
を流れることになる。TR２を流れる電流i₂もi₁と
同様であり、i₂の正の部分i₂₁はTR２を順方向に
流れ、負の部分i₂₂は逆方向につまりTR２の内部
ダイオードを流れる。ダイオードは少数キヤリア
素子であり、空乏層に蓄積されたキヤリアのため
に、素子を流れる電流をしや断しても速やかにオ
フにならず、逆回復時間t_rrの間は導通状態を維
持する性質がある。そこで、i₁₂やi₂₂のような逆
電流がダイオードを流れている状態で、TR１が
オンからオフ、TR２がオフからオン、あるいは
その逆のTR１がオフからオン、TR２がオンか
らオフのそれぞれの遷移時を考えると、TR１の
内部ダイオードとTR２、あるいはTR１とTR２
の内部ダイオードが、同時にオンする状態が起こ
る。この状態はt_rrの時間だけ生じることになる。

したがつて、この時間だけ電源が短絡されたこ
とになり、過大なスパイク状電流がTR１，TR
２を通つて流れ、結果としてトランジスタ内での
電力損失が著しく増加することになる。このこと
は回路の動作周波数が高くなるほど顕著になる。

第３図は、負荷インピーダンスが誘導性で、出
力電流i₀が遅れ位相の場合を図示したものであ
る。同図Ａは出力電圧v₀、同図Ｂは出力電流i₀で
あり、θ_-で位相差を示す。同図ＣはTR１を流れ
る電流i₁、同図ＤはTR２を流れる電流i₂である。
この場合も容量性のときと同じように、TR１，
TR２を流れる電流i₁，i₂は２つの部分から成つて
いる。

すなわち、i₁，i₂の正の部分i₁₃，i₂₃はトランジ
スタを順方向へ流れ、負の部分i₁₄，i₂₄はトラン
ジスタの内部ダイオードを流れる。しかしながら
容量性の場合と異なる点は、TR１，TR２が
各々オンからオフに遷移するときに、電流はトラ
ンジスタを順方向に流れていることである。この
ことは内部ダイオードの逆回復時間t_rrは、スイ
ツチングに何ら影響を与えないことを意味する。
したがつてi₀が遅れ位相の場合は、内部ダイオー
ドによる電力損失はないことになる。

第４図は、一方のトランジスタと他方のトラン
ジスタの内部ダイオードとが同時にオンする状態
を避けるための、従来の回路を示した図である。
D₁₁，D₁₂，D₂₁，D₂₂はトランジスタへ流れる逆
電流を避ける目的で、第１図で示した回路に新た
に付加されたダイオードである。第５図は第４図
の各部の波形を示す図である。第４図において、
TR１と直列に接続されたダイオードD₁₁は、第
５図Ａに示す補償前の電流i₁の正の部分i₁₁のみを
トランジスタへ流す作用をしている。これを同図
Ｂに示す。i₁の負の部分i₁₂はこれらと並列に接続
されたダイオードD₁₂が受け持つている。これを
同図Ｃに示す。TR２におけるダイオードD₂₁，
D₂₂も、TR１におけるD₁₁，D₁₂とそれぞれ同様
の作用をする。すなわちD₁₂，D₂₂にMOS FET
内部のダイオードのt_rrより短かい高速ダイオー
ドを使用して、一方のトランジスタと他方のトラ
ンジスタの内部ダイオードが同時にオンとなる時
間を短縮し、電力損失の低減を計つている。

（発明が解決しようとする問題点）しかしこの回路には以下に述べるような欠点が
ある。

(1) 高速ダイオードを使用してもダイオードの
t_rrはMOS FETのスイツチング時間より数倍
長いため、この付加された高速ダイオードとト
ランジスタが同時にオンすることは避けられ
ず、電力損失を低減する根本的な解決策とはな
らない。しかも回路の動作周波数が高くなるほ
ど、高速ダイオードによる電力損失の低減は期
待できなくなる。

(2) 電力増幅回路の出力が大きくなるに従つて、
取り扱う電圧、電流も大きくなるので、付加さ
れるダイオードも大電力用が要求される。しか
し、特に高速用ダイオードではその構造上電
圧、電流には製造上の限界があるため複数個の
低電力用ダイオードを直列や並列に接続して使
用せねばならず、コスト高につながる。また、
逆に電力増幅回路の取り扱う周波数や電力がダ
イオードで制限されてしまう。

(3) ダイオードとトランジスタとの間の配線が必
然的に長くなるため、ドレイン電圧波形にオー
バーシユートやアンダーシユートが生じ易すく
なり、トランジスタやダイオードの耐圧を越え
る場合もでてくる。

（問題点を解決するための手段）本発明は前述した従来技術の欠点を除去するこ
とを目的とし、高速ダイオードの付加を一切行な
わず、MOS FETを使用したSEPP構成の電圧ス
イツチング式電力増幅回路の出力と並列に接続し
たコイルに流れる電流を利用して、トランジスタ
に流れる逆電流を完全に打ち消し、この逆電流に
起因する電力損失の増加を除去し、電力効率の低
下を補償するものである。

以下図面により詳細に説明する。

（実施例）第６図は本発明の第１の実施例を示す回路図
で、TR１，TR２はパワーMOS FETで、TR１
とTR２はSEPP構成、Ｃは直流阻止用コンデン
サ、Ｌは逆電流補償用コイルである。第１図と同
一符号は同一または相当する部分を示す。第７図
は第６図の各部の波形を示す図である。

同図Ａは出力電圧v₀、同図Ｂは第１図の回路構
成で説明したTR１を流れる補償前の電流波形で
ある。

コンデンサＣは交流的に十分低いインピーダン
スとなるように選んであるので、矩形波状の出力
電圧v₀が補償用コイルＬの両端に印加される。ト
ランジスタの飽和抵抗は十分小さいので補償用コ
イルＬを流れる電流i₃は、定常状態においてv₀を
時間積分した波形となり、第７図Ｃに示すような
三角波となる。

ここでi₃の振幅とi₁の負の部分i₁₂の最大値が等
しくなるようにコイルのインダクタンスを選べ
ば、i₁₂はi₃によつて完全に打ち消すことができ
る。この様子を第７図Ｄに示す。結局、補償用コ
イルＬによつて、電力増幅器から負荷をみたイン
ピーダンスは、少なくとも容量性にはならないよ
うに改善されたことになる。なお、補償用コイル
Ｌのインダクタンスは次のように計算できる。
今、回路の電源電圧をＥ、動作周波数を_p，i₃の
振幅をI₃とすれば I₃＝Ｅ／8₀Ｌ (1)式である。そこでi₁₂の最大値をImとすれば、I₃＝
Imという条件からＬ＝Ｅ／8₀Im (2)式で与えられる。i₁₂の最大値は回路設計時には決
定しているので、Ｌの値は上式で計算できること
になる。

第８図は本発明の第２の実施例を示す回路図
で、SEPP回路のブリツジ接続に応用したもので
ある。

TR１，TR２，TR３およびTR４はパワー
MOS FET，Ｔは合成トランスであり、Ｌが逆
電流補償用コイルである。T_1a，T_1bは入力トラ
ンス、C_2a，C_2bは電源側路用コンデンサ、１ａ，
１ｂは入力端子、３は出力端子である。

第１の実施例を示す第６図に図示した直流阻止
用コンデンサＣは、回路の出力電圧が零を基準に
して正負対称に振れるので、本質的に必要ない。

Ｌの作用は前述した第１の実施例と同様であ
り、その値も２つのSEPP回路の電源電圧をＥと
すれば、(2)式においてＥを2Eに置きかえればよ
い。

すなわち、Ｌ＝Ｅ／4₀Im (3)式で与えられる。なお、補償用コイルＬは合成トラ
ンスＴの二次側に並列に接続してもよい。

第９図は本発明の第３の実施例を示すブロツク
図で、電力合成器に応用したものである。８₁，
８₂…８_oは複数個の電力増幅回路であつて、これ
は例えばSEPP回路であり、またはそのブリツジ
接続した回路であつてもよい。９は電力合成器、
Ｌが補償用コイルである。１₁，１₂…１_oは入力
端子、３は出力端子である。Ｌの作用は第１の実
施例と同様である。固体化電力増幅器では、複数
の電力増幅回路を合成する場合が多いので、本実
施例のようにすると補償コイルが１つですむ利点
がある。

（発明の効果）以上説明したように本発明によれば、電力増幅
器の出力端と並列に接続した補償用コイルに流れ
る電流が、三角波となるような簡単な物理現象を
利用したにもかかわらず、トランジスタ内を流れ
る逆電流を完全に打ち消すことができる利点があ
る。また、取り扱う電力や周波数に適したコイル
を利用すれば、これらを制限する要素は何一つな
いという利点もある。一方、従来の回路に用いら
れてきた高速ダイオードの価格に比較して、本発
明に用いられる補償用コイルは極めて安価であ
り、使用数も前者より少なくてすむため、回路構
成が単純になり、部品点数を減らす利点がある。

回路構成上も、本発明の実施例からわかるよう
に、極めて自由度の大きい構成ができる利点があ
る。

【図面の簡単な説明】

第１図は逆電流を説明するための電圧スイツチ
ング式電力増幅器の回路図、第２図、第３図は第
１図の各部の波形を説明する図、第４図は従来の
電圧スイツチング式電力増幅器を示す回路図、第
５図は第４図の各部の波形を説明する図、第６図
は本発明の第１の実施例を示す回路図、第７図は
第６図の各部の波形を説明する図、第８図は本発
明の第２の実施例を示す回路図、第９図は本発明
の第３の実施例を示すブロツク図である。１，１ａ，１ｂ，１₁，１₂…１_o……入力端子、
２，２ａ，２ｂ……電源端子、３……出力端子、
８₁，８₂…８_o……電力増幅器、９……電力合成
器、Ｃ……直流阻止用コンデンサ、C₁……同調
コンデンサ、C₂，C_2a，C_2b……電源側路用コンデ
ンサ、D₁₁，D₁₂，D₂₁，D₂₂……ダイオード、Ｌ
……補償用コイル、L₁……同調コイル、T₁，
T_1a，T_1b……入力トランス、Ｔ……合成トラン
ス、TR１，TR２，TR３，TR４……MOS
FET、Z_L……負荷インピーダンス。

Claims

【特許請求の範囲】

１ MOS FETを使用したシングル・エンド・
プツシユ・プル（SEPP）構成の電圧スイツチン
グ式電力増幅器において、該電圧スイツチング式
電力増幅器の出力端に並列に補償用コイルを設
け、前記MOS FETに流れる逆電流を打ち消し
電力効率を改善したことを特徴とする電力増幅
器。