JPH0481948A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、データ処理システムのデータ処理装置に関し
、 キャッ°シュ・メモリのセットアドレスに論理アドレス
のオフセット部以外のものを使う場合にも、主記憶装置
と内蔵キャッシュ・メモリとの一貫性を保つことができ
るデータ処理システムを提供することを目的とし 主記憶装置と、該主記憶装置に外部アドレスバス及び外
部データバスを介して接続された複数のデータ処理装置
と、を含むデータ処理システムにおいて、前記各データ
処理装置は、ＣＰＵ、アドレスモニタ部、及び、外部キ
ャッシュを備え、データバスによりＣＰＵと外部キャッ
シュが結合され、アドレスバスによりＣＰＵと外部キャ
ッシュとアドレスモニタ部が結合され、モニタバスによ
りＣＰＵとアドレスモニタ部が結合され、外部アドレス
バスにより主記憶装置とアドレスモニタ部と外部キャッ
シュが結合され、外部データバスにより主記憶装置と外
部キャッシュが結合されており、前記ＣＰＵは、論理ア
ドレス（Ｌ　Ａ）のオフセット部分（Ａビット）とオフ
セット部分以外（Ｂビット）の（Ａ＋Ｂビット）のセッ
トアドレスでもって、キャッシュを引くようなＮウェイ
セットアソシイアテイブのキャッシュ・メモリとタグ部
を内蔵しており、前記タグ部は、前記キャッシュ・メモ
リに保持されるデータの前記主記憶装置におけるアドレ
ス等を更新管理するアドレス情報記録部と、前記キャッ
シュ・メモリのデータが有効であることを示す記録部を
有しており、前記アドレスモニタ部は、ＣＰＵのキャッ
シュ・メモリと主記憶装置の内容の一貫を保つために使
用し、内部にセットアドレスとしてＣＰＵ内で使用した
セットアドレスのオフセット部分（Ａビット）のみを使
用し、２６×Ｎウェイのセットアソシィアティブ構成の
タグ部を有しており、前記ＣＰＵ内部のタグ部とアドレ
スモニタ部内部のタグ部を相互に対応させることにより
他のデータ処理装置が主記憶装置に書き込む際、アドレ
スモニタ機能をアドレスモニタ部で行い、その結果をＣ
ＰＵに送ることによりＣＰＵ内の対応するタグ部の記録
部を無効化することができ、また、ＣＰＵ内部のキャッ
シュミスによる主記憶装置へのアクセスの際にも、アド
レスモニタ機能をアドレスモニタ部で行うことにより、
アドレスモニタ部内部のタグ部の同一セット上に、既に
同じアドレス情報が登録されていた場合それに対応する
タグ部の記録部を無効化しさらに、その結果をＣＰＵに
送ることによりＣＰＵ内の対応するタグ部の記録部を無
効化し、新しいアドレス情報を登録することにより常に
新しいアドレス情報のみがタグ部内部に登録されている
ように構成する。

〔産業上の利用分野〕

本発明は、データ処理システムのデータ処理装置に関す
るものである。更に詳述すると、本発明は、主記憶装置
内のデータをコピーするキャッシュ・メモリを内蔵した
データ処理装置において、前記データ処理装置以外の他
のデータ処理装置によって主記憶装置の内容が書き換え
られた際に、前記データ処理装置内のキャッシュ・メモ
リに書き換えられた領域と同じデータが既に登録されて
いた場合、その部分を無効化できるデータ処理システム
に関する。

近年のデータ処理装置の高速化の要求に伴い。

主記憶装置、へのデータアクセスの高速化が要求されて
きている。このため、データ処理装置内に主記憶装置の
データをコピーするキャッシュ・メモリが提供されてお
り、さらに、キャッシュの大容量化が行われている。

また、装置の性能を上げるために、ＭＰＵ（マイクロプ
ロセッサ）１個ではなく複数個使用するマルチプロセッ
サ構成や、メモリ間の転送速度を上げるたにＤＭＡＣを
使用するシステムが増えてきている。このような構成を
とるシステムにおいて、ＭＰＵにキャッシュ・メモリを
内蔵しているものを使用する場合、他のマイクロプロセ
ッサが書き込みを行ったとき、内容が古くなった主記憶
装置のデータを内蔵キャッシュ・メモリに持っていても
意味がなく、内蔵キャッシュ・メモリと主記憶装置の一
貫性を保つ機能は不可欠である。このため、従来からア
ドレスモニタと呼ばれる機能がある。これは、主記憶装
置に結合されているシステム・バスを監視する機能で、
他のバス・マスクが主記憶装置に対して書き込み信号を
出した場合に、システム脅バス上のアドレス情報を読み
込み、このアドレス情報と内蔵キャッシュ・メモリのタ
グ部の内容の比較を行い、一致した場合には内蔵キャッ
シュ慟メモリの対応するデータを無効化することにより
、主記憶装置と内蔵キャッシュ・メモリの一貫性を保つ
というものである。

〔従来の技術〕

第７図には、論理アドレス及び物理アドレスの構成が示
されている。

第７図において、通常のプログラムは、論理アドレスＬ
Ａで書かれているために、実際のノ＼−ドウエア上で動
作させるために、物理アドレスＰＡに変換する必要があ
る。この操作をアドレス変換といい、論理アドレスＬＡ
のオフセット部ＬＡＡは、物理アドレスＰＡのオフセッ
ト部ＦＡＡに変換しても変更されることはないが、前記
オフセット部ＬＡＡ以外の部分については、アドレス変
換テーブルにより必ずしも同じものにはならない。

従来のデータ処理装置においては、内蔵キャッシュ−メ
モリサイズが小さかったため、論理アドレスＬＡのオフ
セット部ＬＡＡのみをセットアドレスとして、Ｎウェイ
セットアソシィアティブのキャッシュを構成できた。こ
の場合、セットアドレスは、アドレス変換をおこなって
も論理アドレスＬＡと物理アドレスＰＡで異なることが
ないため、アドレスモニタを行う際に、システム・バス
に出力される物理アドレスＰＡを直接使ってアドレス比
較すべきキャッシュのセットを決めていた。

〔発明が解決しようとする課題〕

しかし、キャッシュ・メモリの大容量化の要求によりキ
ャッシュを大きくしていった場合に、セットアドレスと
してオフセット部のみでは足りなくなり、アドレス変換
により論理アドレスＬＡと物理アドレスＰＡが異なる可
能性のあるセットを使うことになる（第７図のＬＡＢＳ
ＰＡＢ）。こうなると、システムバスの物理アドレスＰ
Ａをキャッシュのセットアドレスとして使用した場合、
論理アドレスＬＡと物理アドレスＰＡが同一なら問題は
ないが、論理アドレスＬＡと物理アドレスＰＡとが異な
るときには、従来のような制御では無効化すべきところ
が有効のまま残ってしまうという問題が生じる。

上記の問題を第８．９．１０図を用いて説明する。なお
、第８図には、論理アドレスから物理アドレスへの変換
が示され、第９図には、アドレスとデータとの関係が示
され、第１０図には、タグ部及びキャッシュ・メモリ部
の構成が示されている。

いま、第８．９図のようなアドレス変換テーブルとデー
タがあり、第１０図のようにキャッシュ・メモリ部に登
録されているとする。システムバスにアドレスモニタす
べきアドレスとしてＥＡ（３１：０）＝Ｈ’　　０００
０３００００が出力されたとき、ＥＡ　（１４：　４）
＝Ｈ’　　３００をセットアドレスとすると、本来無効
化すべきＰＡ（３１：　０）＝Ｈ’　　００００３００
００は残ってしまうことになる。さらに、ＰＡ　（３１
：１２）に対し複数のＬＡ　（３１：１２）が対応して
いれば、主記憶装置をアクセスすることにより、しだい
にタグの異なったセット上に同じ物理アドレスが登録さ
れてしまうため、キャッシュ・メモリ部と主記憶装置の
データの一貫性を保つのが困難となる。

このように、キャッシュ・メモリ部のセットアドレスと
して論理アドレスのオフセット部以外を使用した場合は
、アドレスモニタ時、または、主記憶装置へのアクセス
時に、キャッシュ争メモリ部と主記憶装置との一貫性を
保つのが困難となる。

従って、セットアソシィアティブ構成のキャッシュ・メ
モリ部のセットアドレスに論理アドレスのオフセット部
以外を使う場合には、従来の方式では主記憶装置と内蔵
キャッシュ・メモリ部との一貫性を保てなくなってきた
。

本発明は、キャッシュ・メモリのセットアドレスに論理
アドレスのオフセット部以外のものを使う場合にも、主
記憶装置と内蔵キャッシュ・メモリとの一貫性を保つこ
とができるデータ処理システムを提供することを目的と
する。

〔課題を解決するための手段〕

本発明は、主記憶装置と、該主記憶装置に外部アドレス
バス及び外部データバスを介して接続された複数のデー
タ処理装置と、を含むデータ処理システムにおいて、前
記各データ処理装置は、ＣＰＵ、アドレスモニタ部、及
び、外部キャッシュを備え、データバスによりＣＰＵと
外部キャッシュが結合され、アドレスバスによりＣＰＵ
と外部キャッシュとアドレスモニタ部が結合され、モニ
タバスによりＣＰＵとアドレスモニタ部が結合され、外
部アドレスバスにより主記憶装置とアドレスモニタ部と
外部キャッシュが結合され、外部データバスにより主記
憶装置と外部キヤ・ソシュが結合されており、前記ＣＰ
Ｕは、論理アドレス（ＬＡ）のオフセット部分（Ａビッ
ト）とオ・フセット部分以外（Ｂビット）の（Ａ十Ｂビ
ット）のセットアドレスでもって、キャッシュを引くよ
うなＮウェイセットアソシイアテイブのキャッシュ・メ
モリとタグ部を内蔵しており、前記セグ部は、前記キャ
ッシュ・メモリに保持されるデータの前記主記憶装置に
おけるアドレス等を更新管理するアドレス情報記録部と
、前記キャッシュ・メモリのデータが有効であることを
示す記録部を有しており、前記アドレスモニタ部は、Ｃ
ＰＵのキャッシュ・メモリと主記憶装置の内容の一貫性
を保つために使用し、内部にセットアドレスとしてＣＰ
Ｕ内で使用したセットアドレスのオフセット部分（Ａビ
ット）のみを使用し、２６×Ｎウェイのセットアソシイ
アテイブ構成のタグ部を有しており、前記ＣＰＵ内部の
タグ部とアドレスモニタ部内部のタグ部を相互に対応さ
せることにより他のデータ処理装置が主記憶装置に書き
込む際、アドレスモニタ機能をアドレスモニタ部で行い
、その結果をＣＰＵに送ることによりＣＰＵ内の対応す
るタグ部の記録部を無効化することができ、また、ＣＰ
Ｕ内部のキャッシュミスによる主記憶装置へのアクセス
の際にも、アドレスモニタ機能をアドレスモニタ部で行
うことにより、アドレスモニタ部内部のタグ部の同一セ
ット上に、既に同じアドレス情報が登録されていた場合
それに対応するタグ部の記録部を無効化しさらに、その
結果をＣＰＵに送ることによりＣＰＵ内の対応するタグ
部の記録部を無効化し、新しいアドレス情報を登録する
ことにより常に新しいアドレス情報のみがタグ部内部に
登録されていることを特徴とする。

そして、第１図には、本発明の原理によるデータ処理シ
ステムが示されている。

第１図において、１は、ＣＰＵてあり、ここで演算やメ
モリ管理等が行われる。３は、ＣＰＵ１の内蔵キャッシ
ュ・メモリである。２は、ＣＰＵ１の内蔵キャッシュ・
メモリ３のためのアドレスモニタ部であり、ＣＰＵ１と
アドレスモニタ部２とは、別構成になっている。

４は、キャッシュ拳メモリ３に対するタグ部であり、キ
ャッシュ・メモリ３、タグ部４は、各々Ｎウェイセット
アソシイアテイブ構成になっており、セットアドレスと
して論理アドレスＬＡのオフセット部Ａビットをオフセ
ット部以外のＢビットを使用している。

５は、Ｃ，ＰＵｌのタグ部４に対応するアドレスモニタ
用タグ部であり、２８×Ｎウェイのセ・シトアソシイア
テイブ構成で、セットアドレスはＡビットとなっている
。また、タグ部５とＣＰＵＩとは、モニタバス１１０で
接続されている。

６は、主記憶装置で、ＣＰＵＩが処理するプログラムや
データが入っている。

７は、外部キャッシュで、ＣＰＵＩの内蔵キャッシュ・
メモリ３より容量の大きいものである。

１０２は、外部アドレスバスであり、主記憶装置６、ア
ドレスモニタ部２、外部キャッジニアを接続する。

１０４は、外部データバスであり、主記憶装置６、外部
キャッシュ７を接続する。

１０６は、データバスであり、ＣＰＵＩ、外部キャッシ
ュ７を接続する。

１０８は、アドレスバスであり、ＣＰＵ１、外部キャッ
シュ７、アドレスモニタ部２を接続する。

なお、符号１００は、データ処理装置である。

〔作用〕 本発明では、第１図の如く、アドレスモニタを行うとき
は、外部アドレスバス１０２の物理アドレスＰＡとアド
レスモニタ部２のタグ部５の２８×ＮウェイのＡビット
のセットについてそれぞれ比較を行い、同じ物理アドレ
スＰＡが既に登録されている場合、そのタグ部５のバリ
ッドピットを無効化するとともに、ウェイ（２ｓｘＮ本
）の比較結果をタグ部４のセットアドレスのＢビットと
ウェイ信号と無効化を示す無効化イネーブル信号に変換
してＣＰＵ１個へ出力する。

ＣＰＵ１個では、ＣＰＵ１とアドレスモニタ部２を結ぶ
モニタバス１１０で伝えられる外部アドレスバス１０２
の物理アドレスＰＡのオフセット部のＡビットと合わせ
て、ＣＰＵＩの内蔵タグ部４の該当セットを決め、アド
レスモニタ部２から出力されるウェイ信号に基づいて該
当部分のバリッドビットを無効にする。

さらに、ＣＰＵ１の内蔵キャッシュ・メモリ３がミスし
主記憶装置６ヘアクセスするときにも、外部アドレスバ
ス１０２の物理アドレスＰＡとアドレスモニタ用タグ部
Ｓの２８×ＮウェイのＡビットのセットについてそれぞ
れ比較を行い、同じ物理アドレスＰＡが既に登録されて
いる場合、そのタグ部５のバリッドビットを無効化する
とともに、ウェイ（２８ＸＮ本）の比較結果をタグ部４
のセットアドレスのＢビットとウェイ信号と無効化を示
す無効化イネーブル信号に変換してＣＰＵ１側へ出力す
る。

ＣＰＵＩ側では、ＣＰＵ１とアドレスモニタ部２を結ぶ
モニタバス１１０で伝えられる外部アドレスバス１０２
の物理アドレスＰＡのオフセット部のＡビットと合わせ
て、ＣＰＵＩの内蔵タグ部４の該当セットを決め、アド
レスモニタ部２から出力されるウェイ信号に基づいて該
当部分のバリッドビットを無効にし、主記憶装置６への
リード動作の際には新たな物理アドレスＰＡをタグ部４
へ登録することにより、主記憶装置６とＣＰＵＩの内蔵
キャッシュ・メモリ３との一貫性を保つ。

〔実施例〕

以下、図面に基づいて本発明の好適な実施例を説明する
。

第２．３．４図には、本発明の実施例によるデータ処理
システムが示され、それぞれ、新たにデータを登録する
場合、ＣＰＵがキャッシュ・ミスした場合、アドレスモ
ニタを行う場合が示されている。また、第５図には、Ｃ
ＰＵ内部からアドレスモニタ部への対応関係が示され、
第６図には、アドレスモニタ部からＣＰＵ内部への対応
関係が示されている。

ここで、説明のために、以下のように設定する。

■論理アドレスバスは３２ビツトで、そのオフセット部
分はＬＡ（１１：０）の１２ビツトである。

■ＣＰＵＩの内蔵キャッシュ・メモリ３のブロックサイ
ズは１６バイトである。

■ＣＰＵＩの内蔵キャッシュ・メモリ３の構成は、２ウ
ェイセツトアソシイアテイブである。

■ＣＰＬＩＩの内蔵キャッシュ・メモリ３のサイズは、
３２にバイトである。

■ＣＰＵＩの内蔵キャッシュ・メモリ３のリプレースア
ルゴリズムは、ストアスル一方式である。

■アドレスモニタ部２内のタグ部５は、セットアドレス
がＬＡ（１１：４）の１６ウェイセツトアソシイアテイ
ブ構成である。

■の条件から、ＣＰＵＩの内蔵キャッシュ・メモリ３の
セットアドレスとして、ＬＡ　（１４：　４）を使用す
ることになる。

以下、次の３つの動作について説明する。

（１）　　ＣＰＵＩがデータをリードする場合。

（２）　　ＣＰＵＩがデータをライトする場合。

（３）　他のデータ処理装置１００が主記憶装置６ヘラ
イトする場合。

（１）　　ＣＰＵがデータをリードする場合第３図にお
いて、まず、プログラム中で指定される論理アドレスＬ
Ａを物理アドレスＰＡに変換し、タグ部４に対し前記論
理アドレスＬＡ（１４：４）をセットアドレスとしタグ
部４のアドレスと物理アドレスＰＡをアドレス比較回路
１３で比較する。この際、アドレスが一致すれば必要と
するデータがキャッシュ・メモリ３より読み出される。

しかし、不一致であれば、前記物理アドレスＰＡをアド
レスバス１０８に出力し、外部キャッシュ７から登録す
べきデータ１６バイトをデータバス１０６を通して入力
する。このとき、ＣＰＵＩは、モニタバス１１０を通し
てキャッシュ・ミス信号２０をアドレスモニタ部２へ伝
える。そして、アドレスモニタ部２のタグ部９に登録さ
れているＷＡＹＯ〜ＷＡＹ１５までの各ウェイについて
物理アドレスＰＡ　（３１：１２）とをアドレス比較回
路部１６により各々比較し、その結果を、第６図の対応
表をもとに１６の無効化ウェイと１６のアドレスモニタ
用論理アドレスＬＡ　（１４：１２）に変換したものと
、キャッシュの無効化を行う必要があるか否かの１５の
無効化イネーブル信号（ヒツト信号の論理和をとったも
の）とに変換してＣＰＵＩに出力する。ＣＰＵＩでは、
論理アドレスＬＡ（１１：４）と合わてセットアドレス
としてＣＰＵＩのタグ部４をアクセスする。いま、アド
レスモニタ部２のタグ部５はバリッドピットを有してい
るため、アドレスモニタ部２で一致したものは必ずＣＰ
ＵＩでも一致することになるので、ＣＰＵＩのタグ部４
でアクセスされるところのバリッドピットを無効にする
。同時に、アドレスモニタ部２の対応する部分、つまり
物理アドレスＰＡとの比較を行い一致したところのバリ
ッドピットも無効にする。そして、第２図において、新
たにＣＰＵＩの内蔵キャッシュ・タグ部４についてＣＰ
Ｕウェイ選択回路８で示される方のウェイの前記論理ア
ドレスＬＡ（１４：４）に対応するセットに前記データ
に対する物理アドレスＰＡ（３１：１２）を登録し、バ
リッドピットを有効にする。なお、このとき、ＣＰＵＩ
の内蔵キャッシュ・メモリ３についてもタグ部４と同様
のウェイとセットの部分に前記登録データ１６バイトか
登録される。同時に、アドレスモニタ部２のタグ部５に
ついて、ＣＰＵウェイ番号十論理アドレスＬＡ（１４・
１２）をウェイとみなしく第５図参照）、論理アドレス
ＬＡ（１１：４）をセットアドレスとするところに前記
物理アドレスＰＡ（３１：１２）を登録する。

しかし、アドレスモニタ部２において、前記アドレスバ
ス１０８に出力された物理アドレスＰＡ（１１：　４）
をセットアドレスとして内部の各ＷＡＹのアドレスと比
較し一致しなかった場合は、第２図において、ＣＰＵＩ
の内蔵タグ部４についてＣＰＵウェイ選択回路８で示さ
れる方のウェイの前記論理アドレスＬＡ（１４：４）に
対応するセットに前記データに対する物理アドレスＰＡ
（３１：１２）を登録し、バリッドピットを有効にする
。

以下に、新たにデータを登録する場合について具体的に
説明する。

第２図において、論理アドレスＬＡか２０００番地で、
アドレス変換により物理アドレスＰＡが３０００番地と
なるようなアドレスについて考えると、ＣＰＵ１の内部
のキャッシュ・メモリ３のセットアドレスとして２００
が使用され、このとき、ＣＰＵウェイ選択回路８がウェ
イ０を示していたとすると、ＣＰＵＩのタグ部４のＷＡ
ＹＯに００００３が登録され、かつバリッドピットを有
効にする。同時に、アドレスモニタ部ウェイ選択回路９
に、ＣＰＵウェイ選択回路８からのウェイ選択信号（Ｗ
ＡＹ＝Ｏ）と論理アドレスＬＡ（１４：１２）＝Ｂ’　
　０１０が入力され第５図の対応表によりアドレスモニ
タ部２のタグのウェイとしてＷＡＹ２が選ばれる。セッ
トアドレスとして論理アドレスＬＡ　（１１：　４）＝
００、ウェイ２で指示される所に００００３を登録し、
同時にバリッドピットを有効にする。このようにＣＰＵ
１とアドレスモニタ部２の対応するタグ部５に同じ物理
アドレスＰＡを登録する。

（２）　　ＣＰＵがデータをライトする場合第３図にお
いて、まず、プログラム中で指定される論理アドレスＬ
Ａを物理アドレスＰＡに変換し、タグ部４に対し前記論
理アドレスＬＡ（１，４・４）をセットアドレスとしタ
グ部４のアドレスと物理アドレスＰＡをアドレス比較回
路１３で比較する。この際、アドレスが一致すればキャ
ッシュ・メモリ３のデータが更新され、前記物理アドレ
スＰＡをアドレスバス１０８に出力し、ライトすべきデ
ータを前記データバス１０６へ出力する。

しかし、アドレスが一致しなかった場合、ＣＰＵ１は、
モニタバス１１０を通してアドレスモニタ部２ヘキャッ
シュ・ミス信号２０を伝える。そして、アドレスモニタ
部２のタグ部５に登録されているＷＡＹＯ〜ＷＡＹ１５
までの各ウェイについて物理アドレスＰＡ　（３１：１
２）とをアドレス比較回路部１０により各々比較し、そ
の結果を、第６図の対応表をもとに無効化ウェイ１６と
アドレスモニタ用論理アドレスＬＡ　（１４：１２）に
変換したちの１４と、キャッシュの無効化を行う必要が
あるか否かの無効化イネーブル信号１５（ヒツト信号の
論理和をとったもの）とに変換してＣＰＵＩに出力する
。ＣＰＵＩでは、論理アドレスＬＡ（１１：４）と合わ
せてセットアドレスとしてｃｐｕｉのタグ部４をアクセ
スする。いま、アドレスモニタ部２のタグ部５はバリッ
ドピットを有しているため、アドレスモニタ部２で一致
したものは必ずＣＰＵＩでも一致することになるので、
ＣＰＵ１のタグ部４でアクセスされるところのバリッド
ピットを無効にする。同時にアドレスモニタ部２の対応
する部分、つまり物理アドレスＰＡとの比較を行い、一
致したところのバリッドピットも無効にする。

（３）　他のデータ処理装置が主記憶装置ヘライトする
場合、 第４図に於いて、まず、外部アドレスバス１０２からモ
ニタすべき外部アドレスＥＡをアドレスモニタ部２の外
部アドレスバッファ部１２に入力ラッチし、外部アドレ
スのＥＡ（１１：４）を使ってモニタすべきセットを決
め、アドレスモニタ部２のタグ部５に登録されているＷ
ＡＹＯ〜ＷＡＹ１５までの各ウェイについて外部アドレ
スＥＡ　（３１：１２）とをアドレス比較回路部１０に
より各々比較し、その結果を、第６図の対応表をもとに
無効化ウェイ１６と符号１４のアドレスモニタ用論理ア
ドレスＬＡ　（１４：１２）に変換したものと、キャッ
シュ・メモリ３の無効化を行う必要があるか否かの無効
化イネーブル信号１５（ヒツト信号の論理をとったもの
）とに変換してＣＰＵＩに出力する。ＣＰＵＩでは、ア
ドレスモニタ部２から出力される外部アドレス１７（１
１：４）すなちアドレスモニタ用論理アドレスＬＡ（１
１：　４）と合わせてセットアドレスとしてＣＰＵＩの
タグ部４をアクセスする。いま、アドレスモニタ部２の
タグ部５はバリッドピットを有しているため、アドレス
モニタ部２で一致したものは必ずＣＰＵＩでも一致する
ことになるため、ＣＰＵＩのタグ部４でアクセスされた
ところのバリッドピットを無効にする。同時に、アドレ
スモニタ部２の対応する部分、つまり外部アドレスＥＡ
との比較を行い一致したところのバリッドピットも無効
にする必要がある。

外部キャッシュ７については自分自身でアドレスモニタ
を行っているものとする。

いま、外部アドレスバス１０２に３０００番地がのって
いて、かつ、アドレスモニタをする必要があるときにつ
いて考える。まず、外部アドレスバッファ１２に外部ア
ドレスＥＡ（３１：４）を入力ラッチする。この外部ア
ドレスＥＡ　（１１：４）よりアドレスモニタ部２のタ
グ部５のセットアドレスは００となり、このセット番号
で指示されるＷＡＹＯ〜ＷＡＹ１５について外部アドレ
スＥＡ　（３１：１２）＝ＯＯ００３と比較すると、Ｈ
ＩＴ２がアサートされる。他のＨＩＴ線がアサートされ
ることはないから、第６図の対応表によりＣＰＵＩのタ
グ部４のウェイを示す無効化ウェイ１６はＷＡＹＯ，符
号１４のセットアドレス用のアドレスモニタ用論理アド
レスＬＡ（１４：１２）＝Ｂ’　　０１０と決まり、無
効化イネーブル信号１５゛もアサートされる。同時に、
符号１７の外部アドレス（１１，：４）もＣＰＵＩに伝
えられる。同時に、セットしたセットアドレス；００、
ウェイ＝２のところのバリッドピットは無効化される。

ＣＰＵＩでは、バリッドピット制御１３′により前記符
号１４と符号１７で示されるアドレスをタグ部４のセッ
トアドレスとし、無効化ウェイ１６を入力としてＣＰＵ
ウェイ選択回路８より無効化すべきウェイ０が選択され
、バリッドビット制御１３′により以上のセットとウェ
イで選択されるところのバリッドピットを無効にする。

もし、外部アドレスＥＡとアドレスモニタ部２のタグ部
５のアドレスが一致しなかった場合は、無効化イネーブ
ル信号をネゲート状態のままにすることによりＣＰＵＩ
は無効化処理を行わず、通常の処理を行う。

なお、上述の実施例では、モニタバス１１０として、Ｃ
ＰＵ１からアドレスモニタ部２へのバスとしての論理ア
ドレス１８（１４：４）とＣＰＵウェイ信号１９を使用
し、アドレスモニタ部２からＣＰＵＩへのバスとしてア
ドレスモニタ用論理アドレス１４（１４・１２）と無効
化イネーブル信号１５と無効化ウェイ１６と外部アドレ
ス１７（１１：　４）を使用したが、アドレスモニタ部
２の比較信号を直接ＣＰＵＩに出力してＣＰＵＩで論理
アドレスＬＡに変換することや、アドレスモニタ部２に
アドレスを登録する際にアドレスバス１０８を使用した
が、これをモニタバス１１０の本数を増やしてモニタバ
ス１１０を使用することも可能である。

〔発明の効果〕

以上説明したように、本発明によれば、ＣＰＵの内蔵キ
ャッシュ・メモリがＮウェイセットアソシィアティブ構
成のときに、セットアドレスとして論理アドレスのオフ
セット部以外のものが入ったときでも、キャッシュ・メ
モリのセットアドレスに論理アドレスの一部を使用する
ため、キッシュ・メモリをアクセスする動作とアドレス
を変換する動作を並行動作させることが可能となり、デ
ータアクセスを高速に行うことができ、がっ、アドレス
モニタを行うことができるので、主記憶装置と内蔵キャ
ッシュ・メモリとの一貫性を保つことができるため、内
蔵キャッシュ令メモリのサイズを大きくすることができ
、かかるデータ処理システムの性能向上に寄与するとこ
ろが大きい。

【図面の簡単な説明】

第１図は、本発明の原理によるデータ処理システムの構
成説明図、 第２．３．４図は、本発明の実施例によるデータ処理シ
ステムの構成説明図であり、それぞれ、新たにデータを
登録する場合、ＣＰＵがキャッシュ・、ミスした場合、
アドレスモニタを行う場合を示す図、 第５図は、ＣＰＵ内部からアドレスモニタ部への対応関
係を示す図、 第６図は、アドレスモニタ部からＣＰＵ内部への対応関
係を示す図、 第７図は、論理アドレス及び物理アドレスの構成説明図
、 第８図は、論理アドレスから物理アドレスへのアドレス
変換を示す図、 第９図は、アドレスとデータとの関係を示す図、第１０
図は、タグ部及びキャッシュ・メモリ部の構成説明図で
ある。 １・・・ＣＰＵ ２・・・アドレスモニタ部 ３・・・ＣＰＵ内蔵キャッシュ・メモリ４・・・ＣＰＵ
内蔵キャッシュ・タグ部５・・・アドレスモニタ用タグ
部 ６・・・主記憶装置 ７・・・外部キャッシュ ８・・・ＣＰＵウェイ選択回路 ９・・・アドレスモニタ部ウェイ選択回路１０・・・ア
ドレスモニタ部アドレス比較回路部１１・・・ヒツト信
号−ウェイ子アドレスモニタ用論理アドレス（１４：１
２）変換回路十無効化制御 １２・・・外部アドレスバッファ １３・・・ＣＰＵアドレス比較回路 １３′・・・バリッドピット制御 １４・・・アドレスモニタ用論理アドレス（１４・１５
・・・無効化イネーブル信号 １６・・・無効化ウェイ １７・・・外部アドレス（１１：４） １８・・・論理アドレス（１４：１２）１９・・・ＣＰ
Ｕウェイ信号 ２０・・・キャッシュ・ミス信号 １００・・・データ処理装置 １０２・・・外部アドレスバス １０４・・・外部データバス １０６・・・データバス １０８・・・アドレスバス １１０・・・モニタバス 出願人代理人　　石　　川　　泰 男 不歴９月ωｋｌ！１（ふ３名１着臭レステム第 図 への対穴ｊ巧棟 へのす了ｒＩＶＨ本 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置（６）と、該主記憶装置（６）に外部ア
   ドレスバス（１０２）及び外部データバス（１０４）を
   介して接続された複数のデータ処理装置（１００）と、
   を含むデータ処理システムにおいて、 前記各データ処理装置（１００）は、ＣＰＵ（１）、ア
   ドレスモニタ部（２）、及び、外部キャッシュ（７）を
   備え、データバス（１０６）によりＣＰＵ（１）と外部
   キャッシュ（７）が結合され、アドレスバス（１０８）
   によりＣＰＵ（１）と外部キャッシュ（７）とアドレス
   モニタ部（２）が結合され、モニタバス（１１０）によ
   りＣＰＵ（１）とアドレスモニタ部（２）が結合され、
   外部アドレスバス（１０２）により主記憶装置（６）と
   アドレスモニタ部（２）と外部キャッシュ（７）が結合
   され、外部データバス（１０４）により主記憶装置（６
   ）と外部キャッシュ（７）が結合されており、 前記ＣＰＵ（１）は、論理アドレス（ＬＡ）のオフセッ
   ト部分（Ａビット）とオフセット部分以外（Ｂビット）
   の（Ａ＋Ｂビット）のセットアドレスでもって、キャッ
   シュを引くようなＮウェイセットアソシィアティブのキ
   ャッシュ・メモリ（３）とタグ部（４）を内蔵しており
   、 前記タグ部（４）は、前記キャッシュ・メモリ（３）に
   保持されるデータの前記主記憶装置（６）におけるアド
   レス等を更新管理するアドレス情報記録部と、前記キャ
   ッシュ・メモリ（３）のデータが有効であることを示す
   記録部を有しており、前記アドレスモニタ部（２）は、
   ＣＰＵ（１）のキャッシュ・メモリ（３）と主記憶装置
   （６）の内容の一貫性を保つために使用し、内部にセッ
   トアドレスとしてＣＰＵ（１）内で使用したセットアド
   レスのオフセット部分（Ａビット）のみを使用し、２＾
   ６×Ｎウェイのセットアソシィアティブ構成のタグ部（
   ５）を有しており、 前記ＣＰＵ（１）内部のタグ部（４）とアドレスモニタ
   部（２）内部のタグ部（５）を相互に対応させることに
   より他のデータ処理装置（１００）が主記憶装置（６）
   に書き込む際、アドレスモニタ機能をアドレスモニタ部
   （２）で行い、その結果をＣＰＵ（１）に送ることによ
   りＣＰＵ（１）内の対応するタグ部（４）の記録部を無
   効化することができ、また、ＣＰＵ（１）内部のキャッ
   シュミスによる主記憶装置（６）へのアクセスの際にも
   、アドレスモニタ機能をアドレスモニタ部（２）で行う
   ことにより、アドレスモニタ部（２）内部のタグ部（５
   ）の同一セット上に、既に同じアドレス情報が登録され
   ていた場合それに対応するタグ部（５）の記録部を無効
   化しさらに、その結果をＣＰＵ（１）に送ることにより
   ＣＰＵ（１）内の対応するタグ部（４）の記録部を無効
   化し、新しいアドレス情報を登録することにより常に新
   しいアドレス情報のみがタグ部（４）内部に登録されて
   いることを特徴とするデータ処理システム。 ２、中央処理装置とアドレスモニタ装置とを具備し、前
   記中央処理装置は、論理アドレスのオフセット部分（Ａ
   ビット）とオフセット部分以外（Ｂビット）の（Ａ＋Ｂ
   ビット）のセットアドレスでもって、キャッシュを引く
   ようなＮウェイセットアソシィアティブのキャッシュ・
   メモリ部とタグ部を内蔵しており、 前記タグ部は前記キャッシュ・メモリ部に保持されるデ
   ータの主記憶におけるアドレスを更新管理するアドレス
   情報記録部と、前記キャッシュ・メモリのデータが有効
   であることを示す記録部を有することを特徴とするマイ
   クロプロセッサ。 ３、前記アドレスモニタ装置は、前記中央処理装置のキ
   ャッシュ・メモリ部と主記憶装置の内容の一貫性を保つ
   ために使用され、内部にセットアドレスとして中央処理
   装置内で使用したセットアドレスのオフセット部分（Ａ
   ビット）のみを使用し２＾Ｂ×Ｎウェイのセットアソシ
   イアテイブ構成のタグ部を有していることを特徴とする
   請求項２記載のマイクロプロセッサ。 ４、中央処理内部のタグ部とアドレスモニタ装置内部の
   タグ部を相互に対応させることにより他のデータ処理装
   置が主記憶装置に書き込む際、アドレスモニタ機能をア
   ドレスモニタ装置で行い、その結果を中央処理装置に送
   ることにより中央処理装置内の対応するタグの記録部を
   無効化し、中央処理装置内部のキャッシュミスによる主
   記憶へのアクセスの際にも、アドレスモニタ機能をアド
   レスモニタ装置で行うことにより、アドレスモニタ装置
   内部のタグ部の同一セット上に、既に同じアドレす情報
   が登録されていた場合にそれに対応するタグの記録部を
   無効化し、その結果を中央処理装置に送ることにより中
   央処理装置内の対応するタグの記録部を無効化し、新し
   いアドレス情報を登録することにより常に新しいアドレ
   ス情報のみがタグ内部に登録されていることを特徴とす
   るキャッシュ制御方式。