JPH0482094A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フラッシュＥＥＰＲＯＭ等の電気的に一括
消去が可能な不揮発性半導体記憶装置に関する。

〔従来の技術〕

第３図はｌ５ＳＣＣダイジエスト・オブ・テクニカルペ
ーパーズ（１９９０）　ＰＰ、６０−６１に開示された
従来のフラッシュＥＥＰＲＯＭの基本構成を示すブロッ
ク図である。同図において、１はメモリセルアレイであ
り、フローティングゲートを有するメモリトランジスタ
からなるメモリセル（図示せず）がマトリクス状に配置
され、行単位にワード線（図示せず）、列単位にビット
線（図示せず）に接続されている。ワード線の選択はロ
ウデコーダ２、ビット線の選択はコラムデコーダ３によ
り行われる。ロウデコーダ２は、活性状態時に、アドレ
スバッファ４から取込んだ行アドレスＡｒに基づき、選
択ワード線を活性化し、他のワード線をフローティング
にする。一方、非活性状態時には全ワード線をフローテ
ィングにする。また、コラムデコーダ３は、活性状態時
にアドレスバッファ４から取込んだ列アドレスＡｃに基
づき、Ｙゲート５を選択的にオンさせ書込み回路６ある
いはセンスアンプ８と１本のビット線の一端を電気的に
接続する。ソース線スイッチ９は消去制御回路７の指示
に従い図示しないソース線の電位設定を行う。そして、
ロウデコーダ２、アドレスバッファ４、書き込み回路６
及びセンスアンプ８は、消去制御回路７により制御され
る。

アドレスバッファ４は消去制御回路７の制御信号に基づ
き、外部アドレス信号ＡＯ〜Ａｋを取込み、行アドレス
Ａ「及び列アドレスＡｃをそれぞれロウデコーダ２及び
コラムデコーダ３に出力する。センスアンプ８は活性状
態時に、Ｙゲート５を介して得られたメモリセルアレイ
１中のメモリセル（メモリトランジスタ）の記憶データ
を検出してそのセンス出力を人出カバッファ１０に与え
ている。人出力バッファ１０は、外部より得られる１ハ
イドの入（出）カデータＩ　／　ＯＯ〜ｌ１０７を書込
みデータとして書込み回路６に与えたり、センスアンプ
８から読出したデータを１バイトの（人）出力データｌ
１００〜Ｔ　／　０７として外部に出力している。また
、センスアンプ８のセンス出力は消去制御回路７にも与
えられる。

消去制御回路７はモード制御回路１１の指示に従い、各
構成部２．４．６及び８に指示を与え、後述する消去前
書き込み動作と消去動作の制御を行う。モード制御回路
１］はイレースイネーブル信号ＥＥ、チップイネーブル
信号ＣＥ、アウトプットイネーブル信号ＯＥ及びプログ
ラム信号ＰＧＭからなる種々の制御信号に基づき、消去
制御回路７に指示を与える。

第４図は消去制御回路７の詳細を示したフラッシュＥＥ
ＦＲＯＭの基本構成を示すブロック図である。同図に示
すように、消去制御回路７はコマンド信号ラッチ７１、
シーケンス制御回路７０（デコーダ制御回路７２、消去
パルス発生器７３、消去／ベリファイ制御回路７４、ア
ドレスカウンタ７５）、ベリファイ電圧発生器７６及び
電圧スイッチ７７から構成されている。コマンド信号ラ
ッチ７１はモード制御回路１１からの指令コマンドをラ
ッチする。このコマンド信号ラッチ７１のラッチ内容は
消去／ベリファイ制御回路７４とアドレスカウンタ７５
に転送される。

消去／ベリファイ制御回路７４はコマンド信号ラッチ７
１のラッチ内容が消去を指示するコマンドの場合、活性
状態となりコマンド信号ラッチ７１、デコーダ制御回路
７２、消去パルス発生器７３、アドレスカウンタ７５及
びへリファイ電圧発生器７６をそれぞれ制御する。また
、ベリファイ時にセンスアンプ８のセンス出力を取り込
み、選択されたメモリトランジスタが消去状態か否かを
検出する。アドレスカウンタ７５はコマンド信号ラッチ
７１のラッチ内容か消去を指示するコマンドの場合、活
性状態となり消去／ベリファイ制御回路７４の指示に従
い、アドレス値を順次インクリメントしてアドレスバッ
ファ４に出力する。

消去パルス発生器７３は消去／ベリファイ制御回路７４
の指示に従い消去パルスをソース線スイッチ９に付与す
る。デコーダ制御回路７２は消去／ベリファイ制御回路
７４の指示に従いロウデコーダ２の活性化、選択ワード
線の電位レベル等の指示をロウデコーダ２に与える。ベ
リファイ電圧発生器７６はヘリファイ時におけるＨレベ
ル電圧である基準電圧ＶＲ（電源ＶＣｏより低めの電圧
）を電圧スイッチ７７に出力する。電圧スイッチ７７は
ベリファイ電圧発生器７６の基準電圧ＶＲを選択的にセ
ンスアンプ８、ロウデコーダ２に与える。以上が消去制
御回路７の詳細である。

第５図は第３図及び第４図で示したフラッシュＥＥＰＲ
ＯＭのメモリセルアレイ１周辺を示す回路構成図である
。同図に示すように、メモリセルアレイ１中にマトリク
ス状に配置されたメモリトランジスタ３０（図中９個（
３Ｘ３）表示）のトレインは列単位に共通にビット線Ｂ
ＬＩ〜ＢＬ３に、コントロールゲートは行単位で共通に
７−ト線ＷＬ１〜ＷＬ３にそれぞれ接続され、ソースは
全てソース線ＳＬに接続されている。ビット線ＢＬ１〜
ＢＬ３それぞれの一端はＹゲートＹＧＩ〜ＹＧ３に接続
され、ワード線ＷＬＩ〜ＷＬ、３それぞれの一端はロウ
デコーダ２に接続されており、ソース線ＳＬはソース線
スイッチ９に接続されている。ＹゲートＹＧＩ〜ＹＧ３
はそれぞれコラムデコーダ３の出力によりオン／オフか
制御され、ワード線ＷＬＩ〜ＷＬ３はそれぞれ書込み及
び読出し時にロウデコーダ２により活性／非活性か制御
される。また、ＹケートＹＧＩ〜ＹＧ３は共通にＩ１０
線ＩＯＬを介してセンスアンプ８及び書き込み回路６に
接続される。なお、第５図てワド線ＷＬとビット線ＢＬ
とを活性化することにより選択されるメモリトランジス
タ３０は１個であるが、実際には同様な構成のメモリセ
ルアレイを他に設けて、人出カバソファのデータ転送ビ
ット数である８ビット分に相当する８個（１バイト）の
メモリトランジスタ３０が同時に選択されるように構成
されている。

第６図は第５図で示したメモリトランジスタ３０の構造
を示す断面図である。同図において、３１はＰ型半導体
基板であり、３２はＮ型のドレイン拡散領域、３３はＮ
型のソース拡散領域である。

これらドレイン拡散領域３２．ソース拡散領域３３間の
Ｐ型半導体基板３１の表面部がチャネル領域３８として
規定される。また、３４はフローティングケートであり
、ドレイン拡散領域３２の一部上からソース拡散領域３
３の一部上にかけて、トンネリンク可能な１００八程度
の膜厚のゲート酸化膜３５を介して形成されている。さ
らにコントロールゲート３６かゲート酸化膜３７を介し
てフローティングゲート３４上に形成されている。

以下、上記構成のフラッシュＥＥＦＲＯＭの動作につい
て主に第５図を参照して説明する。なお、説明の都合上
メモリセルアレイ１のマトリクス構成が第５図に示すよ
うに３×３であるとする。

まず、書き込み動作について、第５図の点線で囲まれた
選択メモリトランジスタ３０への書き込みを例に挙げて
説明する。

書き込み時に図示しない書き込み制御手段の制御下で、
書き込み回路６を活性化させて、Ｉ１０線ＩＯＬに高電
圧Ｖ、Ｐを印加する。そして、コラムデコーダ２により
ＹケートＹ０１のゲートのみを高電圧ＶＰＰに昇圧し、
他のＹゲート酸化膜、ＹＯ２のケートはＬに設定する。

また、ロウデコーダ３により、ワード線ＷＬＩのみを高
電圧Ｖ１．に昇圧する。そして、ソース線スイッチ９に
よりソース線ＳＬをＬに設定する（接地する）。

このように設定すると、選択メモリトランジスタ３０の
ドレイン及びコントロールゲートに高電圧ＶＰＰが印加
され、ソースが接地される。従って、メモリトランジス
タ３０のチャネル領域３８を流れる電子がドレイン拡散
領域３２近傍のピンチオフ領域においてドレイン−ソー
ス間の電圧で加速され、アバランシェ崩壊によりホット
エレクトロンとなりコントロールゲート３６による電界
によりゲート酸化膜３５のエネルギーギャップを越えて
フローティングゲート３４に注入されることにより、選
択メモリトランジスタ３０の閾値が高くなる（７Ｖ以上
）。この状態を“０”書き込み状態とする。

次に、消去動作について説明する。消去動作は全メモリ
トランジスタ３０に対し一括して行われ、消去制御手段
７の制御下で、ソース線スイッチ９によりソース線ＳＬ
を高電圧ＶＰＰに昇圧し、コラムデコーダ２により全て
のＹゲートＹＧ１〜ＹＧ３のゲートにＬを与え、ロウデ
コーダ３により、全てのワード線ＷＬ１〜ＷＬ３をＬに
設定する。

このように設定すると、全てのメモリトランジスタ３０
のドレインがフローティング状態に、コントロールゲー
トか接地され、ソースに高電圧Ｖ１．が印加される。従
って、ゲート酸化膜３５に高電界がかかり、トンネル現
象によりフローティングゲート３４に蓄積されていた電
子がソース拡散領域３３に引抜かれることにより、メモ
リトランジスタの閾値か低くなる（１−Ｖ程度）。すな
わち、ＥＦＲＯＭにおいて、紫外線消去した状態と同し
になる。この状態を“１”書き込み状態とする。

なお、この動作は消去動作の一つである消去パルス印加
動作にすぎず、実際には、後述する消去前書き込み動作
とベリファイ動作とを併せて、消去動作となる。

次に読み出し動作について、第５図の点線で囲んだ選択
メモリトランジスタ３０の記憶データの読み出しを例に
挙げて説明する。

図示しない読み出し制御手段の制御下で、コラムデコー
ダ２によりＹケートＹＧ１のゲートのみにＨ（電源Ｖ　
・５ｖ程度）を与え、他のＹケーＣＣ。

トＹＧ２、ＹＧ３のケートはＬに設定する。また、ロウ
デコーダ３により、ワード線ＷＬＩのみをＨに設定し、
他のワード線ＷＬ２．ＷＬ３をＬに設定する。そして、
ソース線スイッチ９によりソース線ＳＬを接地する。

このように設定すると、選択メモリトランジスタ３０の
コントロールゲートにＨが付与され、ソースが接地され
る。従って、選択メモリトランジスタ１に“０”が記憶
されている場合、選択メモリトランジスタ３０はオフ状
態を維持するため、ビット線ＢＬＩを介してＩ１０線１
０Ｌからソース線ＳＬにかけて電流が流れず、選択メモ
リトランジスタ３０に“１“が記憶されている場合、選
択メモリトランジスタ３０はオンするため、ビット線Ｂ
ＬＩを介してＩ１０線１０Ｌからソース線ＳＬにかけて
電流か流れる。この電流の流れの有無をセンスアンプ８
により検出することにより、選択メモリトランジスタ３
０に記憶されたデータの読み出しが行える。

ところで、ＥＦＲＯＭにおける紫外線消去のように、紫
外線によりフローティングゲートに蓄積された電子を励
起し、フローティングゲートから除去する場合は、フロ
ーティングゲートか電気的に中性になれば電子の放出は
終了する。一方、上記したフラッシュＥ　Ｅ　Ｐ　ＲＯ
Ｍのように、消去動作にトンネル現象を利用した場合は
、消去時間か長いとフローティングゲート３４中に蓄積
された電子が過剰に引き抜かれフローティングゲート３
４が正に帯電する可能性がある。フローティングゲート
３４が正に帯電すると、メモリトランジスタ３０の閾値
電圧は負になってしまう。このよつな過消去メモリトラ
ンジスタは常時オン状態となり、この過消去メモリトラ
ンジスタを介してリーク電流か流れるため、過消去メモ
リトランジスタとビット線ＢＬを共用するメモリトラン
ジスタの読み出しが不可能になってしまう。また、書き
込み時においても、過消去されたメモリトランジスタを
介してリーク電流が流れるため書き込み特性が劣化し、
最悪の場合書き込み不能となってしまう。

そこで、前述した消去パルス印加動作時において、ソー
ス拡散領域３３に高電圧ｖ１．を印加する消去パルスの
幅を短くして、１回消去パルスを印加する度に全メモリ
トランジスタ３０の記憶データを読出し、全メモリトラ
ンジスタ３０が消去（“１”書き込み）状態にされたか
否かを確認するベリファイ動作を並行して実行する。以
下、消去パルス印加動作とベリファイ動作を繰返し、ベ
リファイ動作により全メモリトランジスタ１の消去状態
を確認すると、直ちに消去動作を終了する。

このように、短い消去パルスで行う消去パルス印加動作
に加えてベリファイ動作を実行することにより、過消去
メモリトランジスタか生成されるのを防止している。こ
のような消去パルス印加動作とベリファイ動作（以下、
「消去／ベリファイ動作」と略す場合がある）からなる
自動消去機能を備えた消去動作がフラッシュＥＥＦＲＯ
Ｍの消去時に実行されるのか一般的である。

さらに、自動消去機能について詳述する。１０ｍ５のパ
ルス幅の高電圧”ＰＰをソース線スイッチ９から発生さ
せて、消去パルス印加動作を実行した後、ベリファイ動
作が実行される。ベリファイ動作は、消去制御回路７内
のアドレスカウンタ７５により発生したアドレス信号に
より選択されたアドレス信号に基づき、ロウデコーダ２
及びコラムデコーダ３により選択されたメモリトランジ
スタの記憶内容を読み出して、消去ベリファイを１バイ
ト単位で行う。

ベリファイ動作は全メモリトランジスタを対象として行
われるが、閾値の高い、つまり、未消去状態のメモリト
ランジスタの存在を検出すると、そのメモリトランジス
タのアドレスを記憶後、直ちに終了し、再び消去パルス
印加動作を行った後、前回記憶したアドレスからベリフ
ァイ動作を再び実行する。これは、ベリファイ動作を効
率的に行い、消去時間の短縮をはかるためである。

そして、消去／ベリファイ動作は、ベリファイ時に全て
のメモリトランジスタの閾値が低くなった、つまり、消
去されたと判定されるまで続行され、全メモリトランジ
スタの正常消去か確認されると、消去／ベリファイ制御
回路７４のリセット指示によりコマンド信号ラッチ７１
からステータス信号ＳＳとしてＨが出力されることによ
り終了する。

また、消去／ベリファイ動作実行前に、消去前書き込み
動作が実行される。この消去前書き込み動作により、全
メモリトランジスタに対し“０“書き込みがなされ閾値
が高められる。この消去前書き込み動作により、閾値か
低いメモリトランジスタを消去して過消去を状態にして
しまうのを予め回避することかできる。この消去前書き
込み動作は、消去制御回路７内のアドレスカウンタ７５
から順次アドレス信号がアドレスバッファ４に送られ、
消去／ヘリファイ制御回路７４により、ロウデコーダ２
、コラムデコーダ３及び書き込み回路６を適宜制御する
ことにより前述した書き込み動作と同様にして行われる
。

この消去前書き込み動作と前述した消去／ヘリファイ動
作により全消去動作が実行されることになる。

〔発明か解決しようとする課題〕

フラッシュＥＥＰＲＯＭ等のように、消去へリファイ機
能を有する消去動作を実行する必要のある従来の不揮発
性半導体記憶装置は以上のように構成されており、消去
前書き込み動作と消去／ベリファイ動作からなる消去動
作を行っていた。

ところで、同一チップ内のフラッシュＥＥＰＲＯＭのメ
モリトランジスタ間においても消去に必要なパルス幅（
高電圧ＶＰＰ印加時間）にばらつきが生じる等、その消
去特性にばらつきがある。このため、最も消去が困難で
あったメモリトランジスタの消去完了時には、最も消去
が簡単に行われたメモリトランジスタか過消去されてし
まうという問題点があった。

この問題点を緩和すべく、１チツプ内のメモリセルアレ
イを複数のブロックに分割し、各ブロック毎に独立して
消去パルス印加動作を実行可能にし、メモリトランジス
タか過消去状態になる可能性を極力防く方法が考えられ
る。この場合、ヘリファイ動作は各ブロックごとに１バ
イト単位で並列して行い、消去ベリファイ時間の短縮を
図っている。

ブロック分割した場合、各ブロックのメモリトランジス
タのベリファイを１バイト単位で並列して行い、未消去
メモリトランジスタか検出されると、その未消去メモリ
トランジスタのあるブロックのメモリセルアレイのみ消
去パルス印加動作か実行されることになる。

しかしながら、このようにブロック単位で独立して消去
パルス動作を印加すると、１回の消去パルス印加動作に
おいて消去対象のメモリトランジスタ数が減少すること
になるため、当然のことなから、従来より消去パルス印
加回数（時間）が増加する。例えば、メモリセルアレイ
ＡとメモリセルアレイＢとにそれぞれ未消去メモリトラ
ンジスタが存在し、これらのメモリトランジスタのアド
レスの違いにより、１バイト単位で行うベリファイ動作
にメモリセルアレイＡのメモリトランジスタの未消去の
みが先に検出されると、これに続いて実行される消去パ
ルス印加動作により消去されるのはメモリセルアレイＡ
のみとなり、メモリセルアレイＢの消去動作は実行され
ない。そして、メモリセルアレイＢの消去動作は、しが
る後のベリファイ動作時に、メモリセルアレイＢの未消
去メモリトランジスタが検出された時にはしめて行われ
ることになる。

このように、過消去を回避すべく、メモリセルアレイを
複数ブロックに分割した場合、消去パルス印加時間、ひ
いては消去時間が長期化するという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、過消去を生じさせることなく、効率的に消去
動作を行うことができる不揮発性半導体記憶装置を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、フローテ
ィングゲートを有し、電気的書き込み消去可能なメモリ
トランジスタからなる複数のメモリセルを備え、該複数
のメモリセルかブロック単位に分割されることにより複
数のメモリセルアレイが構成され、所定のビット数単位
で外部と読み出し及び書き込みを行っており、消去時に
、全ての前記複数のメモリセルアレイにおけるメモリセ
ルの記憶内容を消去する消去動作を実行する消去手段と
、前記消去動作後、前記メモリセルアレイそれぞれのメ
モリセルが消去されたか否かを前記所定のビット数を越
えたビット数単位で検証するベリファイ動作を実行し、
該ヘリファイ動作により未消去状態のメモリセルを検出
すると、該未消去メモリセルの検出されたメモリセルア
レイに対してのみ消去動作を実行する消去ベリファイ手
段とを備えて構成されている。

〔作用〕

この発明における消去ベリファイ手段は、消去動作後、
メモリセルアレイそれぞれのメモリセルか消去されたか
否かを、読み出し及び書き込み時の入出力データのビッ
ト長である所定のビット数を越えたビット数単位で検証
するヘリファイ動作を実行し、該ヘリファイ動作により
未消去状態のメモリセルを検出すると、該未消去メモリ
セルの検出されたメモリセルアレイに対してのみ消去動
作を実行するため、メモリセルアレイに未消去メモリト
ランジスタが存在する場合、１回のベリファイ動作によ
り未消去メモリトランジスタか検出される確率が、前記
所定のビット数単位で行うよりも高くなる。

〔実施例〕 第１図はこの発明の一実施例であるフラツシユＥＥＰＲ
ＯＭの基本構成を示すブロック図である。

同図に示すように、２分割されたメモリセルアレイＩＡ
及びＩＢかそれぞれ独立して存在している。

各メモリセルアレイＩＡ及びＩＢ内には、フローティン
グゲートを有するメモリトランジスタからなるメモリセ
ル（図示せず）がマトリクス状に配置され、行単位にワ
ード線（図示せず）、列単位にビット線（図示せず）に
接続されている。ワード線の選択はロウデコーダ２Ａ、
２Ｂ、ビット線の選択はコラムデコーダ３Ａ、３Ｂによ
りそれぞれ選択的にＹゲー）５Ａ、５Ｂをオンさせるこ
とにより行われる。ロウデコーダ２Ａ、２Ｂは、活性状
態時に、アドレスバッファ５２から取込んた行アドレス
Ａ「に基づき、選択的にワード線を活性状態にする。一
方、非活性状態時には全ワード線をフローティングにす
る。コラムデコーダ３Ａ。

３Ｂは活性状態時に、アドレスバッファ５１から取込ん
だ列アドレスＡｒに基づき、選択的にＹゲート５Ａ、５
Ｂをオン、オフさせる。

アドレスバッファ５１は外部列アドレス信号ＡＣと共に
アドレスカウンタ５３からの内部列アドレス信号ａｃと
を受け、消去制御回路７′の指示に従い、消去時には内
部列アドレス信号ａ・Ｃを、それ以外の場合には外部行
アドレス信号ＡＣを列アドレス信号Ａｃとしてコラムデ
コーダ３Ａ、３Ｂに出力する。一方、アドレスカウンタ
５２は外部行アドレス信号ＡＲと共にアドレスカウンタ
５４からの内部行アドレス信号ａｒとを受け、消去制御
回路７′の指示に従い、消去時には内部行アドレス信号
ａｒを、それ以外の場合には外部行アドレス信号ＡＲを
行アドレス信号Ａｒとしてロウデコーダ２Ａ、２Ｂに出
力する。

また、アドレスバッファ５１から取込んだ列アドレスＡ
ｃに基づき、コラムデコーダ３Ａ、３ＢはそれぞれＹゲ
ート５Ａ、５Ｂを選択的にオンさせることにより、書込
み回路６Ａ、６Ｂあるいはセンスアンプ８Ａ、８Ｂとメ
モリセルアレイＩＡ。

ＩＢのそれぞれのビット線の一端を電気的に接続する。

ソース線スイッチ９Ａ、９Ｂは消去制御回路７′の指示
に従い図示しないソース線の電位設定を行う。

センスアンプ８Ａ、８Ｂはそれぞれ、読み出し時に、Ｙ
ゲート５Ａ、Ｂそれぞれを介して得られたメモリセルア
レイＩＡ、ＩＢ中のメモリセル（メモリトランジスタ）
の記憶データを検出して、センス出力としてレジスタ６
０Ａ、６０Ｂにそれぞれ与えるとともに、マルチプレク
サ６１を介して人出力バッファ６２にも与える。また、
書き込み回路６Ａ、６Ｂもそれぞれマルチプレクサ６１
を介して人出力バッファ６２に接続される。マルチプレ
クサ６１は、読み出し時に、人出力バッファ６２とセン
スアンプ８Ａ、８Ｂの一方との接続、書き込み時に人出
力バッファ６２と書き込み回路６Ａ　　６Ｂの一方との
接続を選択的に行うために設けられている。なお、消去
制御回路７′は、第３図及び第４図の従来例で示した消
去制御回路７からアドレスカウンタ７５を除いた構成と
ほぼ等価である。

このような構成において、書き込み動作はほぼ従来同様
に行われる。すなわち、マルチプレクサ６１−により選
択されたメモリセルアレイＩＡ、ＩＢのいずれかのロウ
デコーダ２Ａあるいは２Ｂ及びコラムデコーダ３Ａある
いは３Ｂによって選択されたメモリトランジスタのフロ
ーテインクケトにアバランシェ降伏で発生したホットエ
レクトロンか注入され、“０”か書き込まれ閾値電圧が
高くなる。

次に消去動作について説明する。

まず、消去前書き込み動作が実行され、従来同様、全メ
モリトランジスタの閾値か高く設定される。

そして、消去パルス印加動作か実行される。

消去パルス印加動作は、従来同様、消去パルスをソース
線スイッチ９Ａ、９Ｂを介してメモリセルアレイＩＡ　
　ＩＢそれぞれの全メモリトランジスタのソースに高電
圧ＶＰＰを印加することにより行われる。

そして、消去制御回路７′の制御下で消去／ベリファイ
動作が実行される。ます、消去制御回路７′により（コ
ラム）アドレスカウンタ５３を活性化し、内部列アドレ
スａＣをアドレスバッファ５１に出力させる。そして、
アドレスバッファ５１の出力がメモリセルアレイＩＡ、
ＩＢそれぞれのコラムデコーダ３Ａ　　３Ｂに与えられ
、Ｙゲート５Ａ　　５Ｂが選択的にオン・オフされるこ
とにより、各メモリセルアレイＩＡ、ＩＢのメモリトラ
ンジスタの列選択がなされる。同時に、ロウアドレスカ
ウンタ５４も消去制御回路７′により活性化され、内部
行アドレスａｒをアドレスバッファ５２に出力する。そ
して、アドレスバッファ５２の出力かメモリセルアレイ
ＩＡ、１Ｂのロウデコーダ２Ａ、２Ｂに与えられること
により、各メモリセルアレイＩＡ、ＩＢのメモリトラン
ジスタの行選択がなされる。このとき、アドレスバッフ
ァ５１．．５２に外部より入力される外部行及び列アド
レス信号ＡＲ，ＡＣは無視される。

その結果、各メモリセルアレイＩＡ、ＩＢそれぞれにお
いて、１つのメモリトランジスタが選択されることにな
り、この選択メモリトランジスタの記憶内容がセンスア
ンプ８Ａ、８Ｂにより検出される。その後、アドレスカ
ウンタ５４から出力される行アドレスａｒの値を固定し
て、列アドレスカウンタ５３から出力される列アドレス
ａＣを順次インクリメントし、各メモリセルアレイＩＡ
。

１Ｂそれぞれにおいて並列処理を行い、同一行（１本の
ワード線に接続された）のメモリトランジスタの記憶内
容がセンスアップ８Ａ、８Ｂにより順次検出される。以
下、これを１ワ一ドベリフアイ動作という。

この期間中、各センスアンプ８Ａ、８Ｂより出力される
センス出力がレジスタ６０Ａ、６０Ｂに順次与えられる
。レジスタ６０Ａ、６０Ｂは初期状態はリセット状態で
あり、１行単位のセンス出力か１つでも“０”記憶（未
消去）を指示した場合、セットされる。

その後、メモリセルアレイＩＡ、ＩＢそれぞれの１ワー
ドベリフアイか終了すると、消去ベリファイ制御回路７
′はレジスタ６０Ａ、６０Ｂそれぞれのセット／リセッ
ト状態に基づき、少なくとも１つのレジスタ６０Ａ、６
０Ｂがセットされていれば、ソース線スイッチ９Ａ、９
Ｂそれぞれを制御して、セットされたレジスタ６０側の
メモリセルアレイ１　（ＩＡ、ＩＢ）に対してのみ、消
去パルス印加動作を行う。例えば、レジスタ６０Ａ。

６０Ｂのうち、レジスタ６０Ａかりセット状態（すなわ
ち、読み出した１行のメモリトランジスタは全て消去状
態である）で、レジスタ６０Ｂがセット状態（すなわち
、読み出した１行のメモリトランジスタのうち少なくと
も１つが未消去である）である場合、ソース線スイッチ
９Ｂのみか活性化され、ソース線スイッチ９Ａか非活性
となった状態で消去パルス印加動作か実行される。そし
て、消去パルス印加動作が終わると、前回と同しワード
線における１ワ一ドベリフアイ動作を行う。

一方、レジスタ６０Ａ、６０Ｂ双方がリセットされてい
れば、消去ベリファイ制御回路７′の指示により、アド
レスカウンタ５４は行アドレスａｒを１インクリメント
し、インクリメントした行アドレスａｒて選択されたワ
ード線における１ワ一ドベリフアイ動作を実行する。

以降、１ワ一ドベリフアイ動作を行いなから、未消去メ
モリトランジスタを検出する度に、当該未消去メモリト
ランジスタが存在するメモリセルアレイ１に対してのみ
消去パルス印加動作を行う。

このようにして、最終の行アドレスａｒの１７−トベリ
フアイ動作が終了すると消去動作の全上程か終了する。

このように、複数に分割された各メモリセルアレイそれ
ぞれの１回のヘリファイ動作を、従来の１バイト単位か
ら、１ワード線につなかるメモリトランジスタ単位で行
うため、１回のへリファイ動作での、未消去メモリトラ
ンジスタの検出篩・ｒが極めて高くなり、その結果、各
ブロックのメモリセルアレイに対し効率よく消去パルス
印加動作を行える。例えば、メモリセルアレイＩＡとメ
モリセルアレイＩＢとにそれぞれ未消去メモリトランジ
スタが存在した場合、これらのメモリトランジスタのア
ドレスか違っていても、同一行のメモリトランジスタで
あれば、同しベリファイ動作によりメモリセルアレイＩ
Ａ及びＩＢのメモリトランジスタの未消去か検出され、
続いて行われる消去パルス印加動作はメモリセルアレイ
ＩＡ及びＩＢ双方に行える。

ところで、１回のへリファイ動作を１ワードにつながる
メモリトランジスタ単位で行うと、当然、１回のベリフ
ァイ動作に要する時間がかかるため、その分、限られた
時間内で実行可能な消去パルス印加動作実行回数が減少
することか想定される。

第２図は１回のへリファイ動作に同時にヘリファイされ
るメモリトランジスタが接続されたワード線の本数（以
下、「へりファイワード線」という。

）Ｘに対する、最大消去パルス印加（動作実行可能）回
数Ｙを示したグラフである。

同図において、各ブロックのメモリセルアレイは列アド
レスは２５６アドレス、行アドレスは１０２４アドレス
であり、１バイトのメモリトランジスタの読み出しに要
する時間は２００ｎｓ、１回の消去パルス印加時間は１
０ｍ５とした場合、１秒以内に消去／ベリファイ動作を
実行するという制限に基づき、次の（１）式から算出さ
れたグラフである。

１（ｓｅｅ）＝ｌＯ（ｍｓ）＊Ｙ＋２５６＊２００（ｎ
ｓ）＊１０２４＋２５８＊２００（ｎｓ）＊Ｘ＊（Ｙ−
１）　＝１１）（１）式において、左辺は全消去動作時
間、右辺第１項は消去パルス印加動作時間、右辺第２項
は初回のベリファイ動作時間、右辺第３項は再消去後に
行われる２回目以降のへリファイ動作時間である。

第２図に示すように、ベリファイワード線数Ｘの増加に
伴い最大消去パルス印加回数Ｙは減少するが、Ｘ−１６
まではその減少率は低く、Ｘ＝１６てＹ−９０であり、
従来の１ハイド単位での最大消去パルス印加同数Ｙがお
よそ１００からであることを考えると、それほと減少し
ていない。従って、ベリファイワード線数Ｘを増やして
も、１６本程度までなら、最大消去パルス印加回数Ｙか
減少するというデメリットはほとんど無視てきるレベル
にとどめることができる。一方、１回のベリファイ動作
での未消去メモリトランジスタの検出確率か高まる分、
消去パルス印加動作が効率的に行えることになり、ひい
ては全消去動作の効率化につながる。

なお、この実施例では、１回のベリファイ動作をワード
線単位で行ったが、ワード線単位ではなく、１本のワー
ド線を細分化し、その細分化された部分ワードに接続さ
れたメモリトランジスタの数等の複数バイト単位でヘリ
ファイ動作を行ってもよい。

また、この実施例では各ブロックのメモリトランジスタ
のベリファイ動作を並列に行ったか、各ブロックことに
順次行い、順次対応のレジスタにヘリファイ結果を記憶
させた後、再消去を行うか否かの判定を行うようにして
もよい。

また、この実施例では１回のベリファイ動作をワード線
単位（行単位）で行ったが、ビット線単位（列単位）で
行うように構成することも考えられる。

なお、この実施例では不揮発性半導体記憶装置としてフ
ラッシュＥＰＲＯＭを示したが、これに限定されず、消
去後にヘリファイ動作を必要とする全ての不揮発性半導
体記憶装置に適用可能である。

〔発明の効果〕

以上説明したように、この発明によれば、消去ベリファ
イ手段により、消去動作後、メモリセルアレイそれぞれ
のメモリセルが消去されたか否かを、読み出し及び書き
込み時の入出力データのビット長である所定のビット数
を越えたビット数単位で検証するベリファイ動作を実行
し、該ベリファイ動作実行時に未消去状態のメモリセル
を検出すると、該未消去メモリセルの検出されたメモリ
セルアレイに対してのみ消去動作を実行する。

従って、メモリセルアレイに未消去メモリトランジスタ
が存在する場合、１回のベリファイ動作時に未消去メモ
リトランジスタが検出される確率か、前記所定のビット
数単位で行うよりも高くなるため、効率的に消去動作を
行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるフラッシュＥＦＲＯ
Ｍの基本構成を示すブロック図、第２図はべりファイワ
ード線数と最大消去パルス印加回数との関係を示すグラ
フ、第３図は従来のフラッシュＥＰＲＯＭの基本構成を
示すブロック図、第４図は第３図で示した消去制御回路
の詳細を示すブロック図、第５図は第３図及び第４図で
示したメモリセルアレイの詳細を示す回路図、第６図は
第５図で示したメモリトランジスタの構造を示す断面図
である。 図において、ＬＡ、ＩＢはメモリセルアレイ、２Ａ　　
２Ｂはロウデコーダ、３Ａ、３Ｂはコラムデコーダ、７
′は消去制御回路、８Ａ、８Ｂはセンスアンプ、９Ａ、
９Ｂはソース線スイッチ、５１．５２はアドレスバッフ
ァ、５３．５４はアドレスカウンタ、６０Ａ、６０Ｂレ
ジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第２図

Claims (1)

【特許請求の範囲】
1. （１）フローティングゲートを有し、電気的書き込み消
   去可能なメモリトランジスタからなる複数のメモリセル
   を備え、該複数のメモリセルがブロック単位に分割され
   ることにより複数のメモリセルアレイが構成され、所定
   のビット数単位で外部と読み出し及び書き込みを行う不
   揮発性半導体記憶装置であって、 消去時に、全ての前記複数のメモリセルアレイにおける
   メモリセルの記憶内容を消去する消去動作を実行する消
   去手段と、 前記消去動作後、前記メモリセルアレイそれぞれのメモ
   リセルが消去されたか否かを前記所定のビット数を越え
   たビット数単位で検証するベリファイ動作を実行し、該
   ベリファイ動作により未消去状態のメモリセルを検出す
   ると、該未消去メモリセルの検出されたメモリセルアレ
   イに対してのみ消去動作を実行する消去ベリファイ手段
   とを備えた不揮発性半導体記憶装置。