JPH0483377A - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JPH0483377A JPH0483377A JP2196305A JP19630590A JPH0483377A JP H0483377 A JPH0483377 A JP H0483377A JP 2196305 A JP2196305 A JP 2196305A JP 19630590 A JP19630590 A JP 19630590A JP H0483377 A JPH0483377 A JP H0483377A
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- JP
- Japan
- Prior art keywords
- voltage
- region
- well region
- substrate
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＣＤイメージ中等の固体撮像素子に関する。
本発明は、半導体基板上に撮像部と出力部が形成される
固体撮像素子において１．出力部が形成されるウェル領
域を絶縁膜で基板と分離するように形成することにより
、出力部での電荷から電圧への変換効率の改善等を実現
するものである。
固体撮像素子において１．出力部が形成されるウェル領
域を絶縁膜で基板と分離するように形成することにより
、出力部での電荷から電圧への変換効率の改善等を実現
するものである。
ＣＣＤイメージ中の構造として、ｎ型のシリコン基板上
にＰ型のウェル領域を形成し、そのｐ型のウェル領域に
撮像部を形成するものが知られる。
にＰ型のウェル領域を形成し、そのｐ型のウェル領域に
撮像部を形成するものが知られる。
その撮像部は、マトリクス状に配列された複数の光電変
換のための受光部（フォトセンサー）と、それら受光部
の各垂直列毎に電荷を転送するための垂直電荷転送部を
有しており、それら受光部で得られた信号電荷は最終的
に水平電荷転送部を経て、同じくｐ型のウェル領域に形
成された出力部で電荷から電圧に変換されて出力される
。通常、出力部は複数段のソースホロワを以て構成され
、フローティングデイフュージョン領域に蓄積された電
荷により出力部のトランジスタが作動して信号の増幅が
なされる。
換のための受光部（フォトセンサー）と、それら受光部
の各垂直列毎に電荷を転送するための垂直電荷転送部を
有しており、それら受光部で得られた信号電荷は最終的
に水平電荷転送部を経て、同じくｐ型のウェル領域に形
成された出力部で電荷から電圧に変換されて出力される
。通常、出力部は複数段のソースホロワを以て構成され
、フローティングデイフュージョン領域に蓄積された電
荷により出力部のトランジスタが作動して信号の増幅が
なされる。
上述のようなｎ型のシリコン基板を用いるＣＣＤイメー
ジヤでは、フローティングデイフュージョン領域の電位
を各画素毎にリセットする必要があるが、電荷転送方法
による制限からリセット電圧を下げることができず、現
状では１５Ｖ程度の電圧が必要となっている。
ジヤでは、フローティングデイフュージョン領域の電位
を各画素毎にリセットする必要があるが、電荷転送方法
による制限からリセット電圧を下げることができず、現
状では１５Ｖ程度の電圧が必要となっている。
また、イオン注入のドーズ量のばらつき等を吸収するた
めに基板電圧■、。は調整した電圧値（例えば７〜１９
Ｖ）を供給するように設計されており、さらに電子シャ
ッター動作を行うために、その基板電圧は数ｖ〜数十■
の範囲で変動する。
めに基板電圧■、。は調整した電圧値（例えば７〜１９
Ｖ）を供給するように設計されており、さらに電子シャ
ッター動作を行うために、その基板電圧は数ｖ〜数十■
の範囲で変動する。
そして、ウェル領域は基板との間の接合を必ず逆バイア
スにする必要があるため、基板から見て低い例えば０■
等の電圧をウェル領域に供給するようにされている。
スにする必要があるため、基板から見て低い例えば０■
等の電圧をウェル領域に供給するようにされている。
ところが、このような基板電圧から見て低い電圧を出力
部のウェル領域に供給し、且つ１５Ｖ程度の電圧を以て
出力部のＭＯＳ）ランジスタを作動させた場合では、そ
のＭＯＳ ）ランジスタとウェルの間の耐圧確保のため
、ＭＯＳ）ランジスタのチャンネル長等のサイズを小さ
くすることができない。従って、出力部のＭＯＳ）ラン
ジスタのゲート容量を小さくすることができず、結果と
して、電荷から電圧への変換効率を良くすることができ
ないでいる。
部のウェル領域に供給し、且つ１５Ｖ程度の電圧を以て
出力部のＭＯＳ）ランジスタを作動させた場合では、そ
のＭＯＳ ）ランジスタとウェルの間の耐圧確保のため
、ＭＯＳ）ランジスタのチャンネル長等のサイズを小さ
くすることができない。従って、出力部のＭＯＳ）ラン
ジスタのゲート容量を小さくすることができず、結果と
して、電荷から電圧への変換効率を良くすることができ
ないでいる。
そこで、本発明は上述の技術的な課題に鑑み、出力部の
電荷−電圧変換効率の改善された固体撮像素子の提供を
目的とする。
電荷−電圧変換効率の改善された固体撮像素子の提供を
目的とする。
上述の目的を達成するために、本発明の固体撮像素子は
、半導体基板上に撮像部と出力部が形成され、その出力
部が形成されるウェル領域が絶縁膜により上記半導体基
板より電気的に分離されてなることを特徴とする。
、半導体基板上に撮像部と出力部が形成され、その出力
部が形成されるウェル領域が絶縁膜により上記半導体基
板より電気的に分離されてなることを特徴とする。
ここで、半導体基板は例えばｎ型のシリコン基板であり
、出力部が形成されるウェル領域は例えばｐ型のウェル
領域である。上記絶縁膜は例えばシリコン酸化膜、シリ
コン窒化膜等であり、上記ウェル領域には、ソースホロ
ワ等のＭＯＳトランジスタが形成される。本発明の固体
撮像素子の製造方法としては、シリコン基板同士の張り
合わせ構造とすることができ、その貼り合わせ面に絶縁
膜を配置させて貼り合わせることにより、ウェル領域と
基板の間に容易に絶縁膜を介７在させることができる。
、出力部が形成されるウェル領域は例えばｐ型のウェル
領域である。上記絶縁膜は例えばシリコン酸化膜、シリ
コン窒化膜等であり、上記ウェル領域には、ソースホロ
ワ等のＭＯＳトランジスタが形成される。本発明の固体
撮像素子の製造方法としては、シリコン基板同士の張り
合わせ構造とすることができ、その貼り合わせ面に絶縁
膜を配置させて貼り合わせることにより、ウェル領域と
基板の間に容易に絶縁膜を介７在させることができる。
上記絶縁膜によってウェル領域を半導体基板に対して電
気的に分離することによって、ウェル領域と半導体基板
の間の接合を逆バイアスに維持する目的でウェル領域に
低電圧を供給する必要はなくなる。従って、ウェル領域
に、出力部のＭＯＳトランジスタの電源電圧に対してそ
れほど大きくならない範囲の電位差の電圧を給電するこ
とが可能となる。その結果、耐圧の問題が解決されるた
め、ＭＯＳ）ランジスタのサイズを小さくすることがで
き、電荷−電圧の変換効率を改善することができる。
気的に分離することによって、ウェル領域と半導体基板
の間の接合を逆バイアスに維持する目的でウェル領域に
低電圧を供給する必要はなくなる。従って、ウェル領域
に、出力部のＭＯＳトランジスタの電源電圧に対してそ
れほど大きくならない範囲の電位差の電圧を給電するこ
とが可能となる。その結果、耐圧の問題が解決されるた
め、ＭＯＳ）ランジスタのサイズを小さくすることがで
き、電荷−電圧の変換効率を改善することができる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例はＣＣＤイメージヤの例であり、その出力部の
ウェル領域がシリコン酸化膜に囲まれて形成される例で
ある。
ウェル領域がシリコン酸化膜に囲まれて形成される例で
ある。
本実施例のＣＣＤイメージヤは、第１図に示すように、
ｎ型のシリコン基板１を用いて構成される。このシリコ
ン基板１の表面には、Ｐ型のウェル領域２に形成された
出力部４と、光を受光して信号電荷を発生さセる撮像部
５とが設けられている。
ｎ型のシリコン基板１を用いて構成される。このシリコ
ン基板１の表面には、Ｐ型のウェル領域２に形成された
出力部４と、光を受光して信号電荷を発生さセる撮像部
５とが設けられている。
撮像部５には、図示を省略しているが、マトリクス状に
配列された受光部が設けられ、この受光部に光が入射す
ることで信号電荷が発生する。各受光部に隣接して垂直
列毎に垂直電荷転送部が形成され、各受光部で発生した
信号電荷はそれら垂直電荷転送部を介して転送される。
配列された受光部が設けられ、この受光部に光が入射す
ることで信号電荷が発生する。各受光部に隣接して垂直
列毎に垂直電荷転送部が形成され、各受光部で発生した
信号電荷はそれら垂直電荷転送部を介して転送される。
各垂直電荷転送部の電荷は、最終的に水平電荷転送部に
転送され、その水平電荷転送部の終端部に形成されたフ
ローティングデイフエージロン領域に信号電荷が転送さ
れる。
転送され、その水平電荷転送部の終端部に形成されたフ
ローティングデイフエージロン領域に信号電荷が転送さ
れる。
出力部４には、ソースホロワを構成するｎＭ。
Ｓトランジスタ６が形成される。この出力部４のｎＭＯ
ｓ ）ランジスタロは、ｐ型のウェル領域２の表面に形
成される。ここで、ｐ型のウェル領域２はその底部およ
び側部が絶縁膜３に囲まれており、特にシリコン基板１
との関に絶縁膜３が存在するために、ｐ型のウェル領域
２はシリコン基板１と電気的に分離される。このｐ型の
ウェル領域２の表面には、ｎＭＯｓ）ランジスタロのソ
ース・ドレインとして機能するｎ゛型の不純物拡散領域
７．７が形成されると共に、ｐ型のウェル領域２にウェ
ル電圧を与えるための不純物拡散領域８が形成される。
ｓ ）ランジスタロは、ｐ型のウェル領域２の表面に形
成される。ここで、ｐ型のウェル領域２はその底部およ
び側部が絶縁膜３に囲まれており、特にシリコン基板１
との関に絶縁膜３が存在するために、ｐ型のウェル領域
２はシリコン基板１と電気的に分離される。このｐ型の
ウェル領域２の表面には、ｎＭＯｓ）ランジスタロのソ
ース・ドレインとして機能するｎ゛型の不純物拡散領域
７．７が形成されると共に、ｐ型のウェル領域２にウェ
ル電圧を与えるための不純物拡散領域８が形成される。
本実施例の場合、そのウェル電圧は、通常のウェル電圧
よりも高い値とすることができ、例えば１０Ｖ程度の電
圧にすることができる。このようにウェル電圧を例えば
ＩＯＶとした場合では、出力部のＭＯＳトランジスタに
電源電圧として１５Ｖを給電したとしても、その電位差
が５■に過ぎないため、見掛は上ＭＯ３）ランジスタは
５ｖの電源で作動することになる。従って、耐圧の問題
が緩和されるため、ＭＯＳ）ランジスタの十分な微細化
が可能となり、ゲート電極のサイズを小さくできること
から電荷−電圧の変換効率を高めることができる。また
、このようにｐ型のウェル領域２がｎ型のシリコン基板
１と絶縁膜３によって分離されるため、ウェル領域２は
シリコン基板１の電位変化の影響を受けなくなることか
ら、出力部のＭＯＳ）ランジスタの設計の自由度が向上
する。
よりも高い値とすることができ、例えば１０Ｖ程度の電
圧にすることができる。このようにウェル電圧を例えば
ＩＯＶとした場合では、出力部のＭＯＳトランジスタに
電源電圧として１５Ｖを給電したとしても、その電位差
が５■に過ぎないため、見掛は上ＭＯ３）ランジスタは
５ｖの電源で作動することになる。従って、耐圧の問題
が緩和されるため、ＭＯＳ）ランジスタの十分な微細化
が可能となり、ゲート電極のサイズを小さくできること
から電荷−電圧の変換効率を高めることができる。また
、このようにｐ型のウェル領域２がｎ型のシリコン基板
１と絶縁膜３によって分離されるため、ウェル領域２は
シリコン基板１の電位変化の影響を受けなくなることか
ら、出力部のＭＯＳ）ランジスタの設計の自由度が向上
する。
このようなＣＣＤイメージ十の製造は、基板同士の貼り
合わせ技術を用いることができる。第１図の破線９は、
貼り合わせ面の位置を示し、この破線９のところで貼り
合わせることで、容易にウェル領域２を絶縁膜３で囲む
ことができる。
合わせ技術を用いることができる。第１図の破線９は、
貼り合わせ面の位置を示し、この破線９のところで貼り
合わせることで、容易にウェル領域２を絶縁膜３で囲む
ことができる。
第２図ａ〜第２図Ｃは本実施例のＣＯＤイメージ十の製
造方法を模式的に示す断面図である。まず、第２図ａに
示すように、シリコン基板２１に溝２２が形成され、そ
の溝２２にシリコン酸化膜２３が埋め込まれる。溝２２
のパターンは、少なくとも出力部を形成すべきウェル領
域を平面上囲むようなパターンとされ、溝２２は、その
ウェル領域の深さよりも深（なるように形成される。そ
の溝２２に埋め込まれるシリコン酸化膜２３は、例えば
ＣＶＤ等の方法により堆積される。
造方法を模式的に示す断面図である。まず、第２図ａに
示すように、シリコン基板２１に溝２２が形成され、そ
の溝２２にシリコン酸化膜２３が埋め込まれる。溝２２
のパターンは、少なくとも出力部を形成すべきウェル領
域を平面上囲むようなパターンとされ、溝２２は、その
ウェル領域の深さよりも深（なるように形成される。そ
の溝２２に埋め込まれるシリコン酸化膜２３は、例えば
ＣＶＤ等の方法により堆積される。
このように溝２２にシリコン酸化膜２３が埋め込まれた
シリコン基板２１は、溝２２の形成されていない裏面側
から研削や研磨される。そして、裏面側から徐々に削っ
て行き、溝２２の内部のシリコン酸化膜２３がその裏面
に露出したところで削るのを止める。その結果、そのシ
リコン酸化膜２３は、シリコン基板２１の表面から裏面
に貫通し且つシリコン基板２１の主面上で出力部を形成
すべきウェルを囲んだ閉曲線を描くパターンとされる。
シリコン基板２１は、溝２２の形成されていない裏面側
から研削や研磨される。そして、裏面側から徐々に削っ
て行き、溝２２の内部のシリコン酸化膜２３がその裏面
に露出したところで削るのを止める。その結果、そのシ
リコン酸化膜２３は、シリコン基板２１の表面から裏面
に貫通し且つシリコン基板２１の主面上で出力部を形成
すべきウェルを囲んだ閉曲線を描くパターンとされる。
このようにシリコン基板２１を研磨等する一方で、貼り
合わせるべきシリコン基板２４の表面２７の一部にシリ
コン酸化膜２５を形成する。このシリコン酸化膜２５の
形成される領域は、出力部を形成すべきウェルの位置に
対応した領域である。
合わせるべきシリコン基板２４の表面２７の一部にシリ
コン酸化膜２５を形成する。このシリコン酸化膜２５の
形成される領域は、出力部を形成すべきウェルの位置に
対応した領域である。
そして、第２図すに示すように、研磨された表面２６を
有するシリコン基板２１と、表面２７の一部にシリコン
酸化膜２５が形成されたシリコン基板２４を貼り合わせ
る。
有するシリコン基板２１と、表面２７の一部にシリコン
酸化膜２５が形成されたシリコン基板２４を貼り合わせ
る。
第２図Ｃは、貼り合わせられたシリコン基板２１とシリ
コン基板２４を示しており、ウェル領域２８は、その底
部でシリコン酸化膜２５に、その側部でシリコン酸化膜
２３にそれぞれ囲まれてシリコン基板２４とは電気的に
分離される。従って、ウェル領域２８に出力部を形成す
ることで、前述のように、その出力部のトランジスタの
サイズの微細化を図ることができ、その結果、電荷−電
圧変換効率を改善することができる。
コン基板２４を示しており、ウェル領域２８は、その底
部でシリコン酸化膜２５に、その側部でシリコン酸化膜
２３にそれぞれ囲まれてシリコン基板２４とは電気的に
分離される。従って、ウェル領域２８に出力部を形成す
ることで、前述のように、その出力部のトランジスタの
サイズの微細化を図ることができ、その結果、電荷−電
圧変換効率を改善することができる。
なお、上述の実施例では、絶縁膜としてシリコン酸化膜
を使用したが、これに限定されず、他の絶縁膜例えばシ
リコン窒化膜等でも良い。また、製造する方法の説明で
は、研磨等を行った後に、基板同士の貼り合わせを行う
製造方法としたが、溝に絶縁膜を埋め込んだ後、基板同
士の貼り合わせを行い、その基板同士の貼り合わせの次
に、基板の研磨等を行う製造方法とすることもできる。
を使用したが、これに限定されず、他の絶縁膜例えばシ
リコン窒化膜等でも良い。また、製造する方法の説明で
は、研磨等を行った後に、基板同士の貼り合わせを行う
製造方法としたが、溝に絶縁膜を埋め込んだ後、基板同
士の貼り合わせを行い、その基板同士の貼り合わせの次
に、基板の研磨等を行う製造方法とすることもできる。
本発明の固体撮像素子は、上述のように、出力部の形成
されるウェル領域が半導体基板と絶縁膜によって電気的
に分離されてなるため、ウェル領域と半導体基板間が順
バイアスされることはなく、ウェル領域に給電される電
圧を出力部のトランジスタの電源電圧からみて電位差の
小さい電圧とすることができる。このため耐圧の問題が
解決され、その結果、トランジスタのサイズを小さくす
ることが可能となり、出力部における電荷−電圧変換効
率を改善することができる。
されるウェル領域が半導体基板と絶縁膜によって電気的
に分離されてなるため、ウェル領域と半導体基板間が順
バイアスされることはなく、ウェル領域に給電される電
圧を出力部のトランジスタの電源電圧からみて電位差の
小さい電圧とすることができる。このため耐圧の問題が
解決され、その結果、トランジスタのサイズを小さくす
ることが可能となり、出力部における電荷−電圧変換効
率を改善することができる。
ｌ・・・シリコン基板
２・・・ウェル領域
３・・・シリコン酸化膜
４・・・出力部
５・・・撮像部
６・・・ｎＭＯｓ
トランジスタ
特許出願人 ソニー株式会社
代理人弁理士 小池 晃 （他２名）
第１図は本発明の固体撮像素子の一例の模式的な断面図
、第２図ａ〜第２図Ｃは本発明の固体撮像素子を製造す
る方法を説明するためのそれぞれ模式的な断面図である
。 第２図ａ 第４酢祠／１置しｉ駒龜素壬め石ｌ宿の一佐一堕耐面図
第１図 第２図す 第２図Ｃ
、第２図ａ〜第２図Ｃは本発明の固体撮像素子を製造す
る方法を説明するためのそれぞれ模式的な断面図である
。 第２図ａ 第４酢祠／１置しｉ駒龜素壬め石ｌ宿の一佐一堕耐面図
第１図 第２図す 第２図Ｃ
Claims (1)
- 半導体基板上に撮像部と出力部が形成され、その出力部
が形成されるウェル領域が絶縁膜により上記半導体基板
より電気的に分離されてなることを特徴とする固体撮像
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196305A JPH0483377A (ja) | 1990-07-26 | 1990-07-26 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196305A JPH0483377A (ja) | 1990-07-26 | 1990-07-26 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0483377A true JPH0483377A (ja) | 1992-03-17 |
Family
ID=16355601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196305A Pending JPH0483377A (ja) | 1990-07-26 | 1990-07-26 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0483377A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340475A (ja) * | 2004-05-26 | 2005-12-08 | Sony Corp | 固体撮像装置 |
| JP2006521045A (ja) * | 2003-03-21 | 2006-09-14 | アトメル グルノーブル | 速い読み出しサイクルを備えたイメージセンサ |
-
1990
- 1990-07-26 JP JP2196305A patent/JPH0483377A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006521045A (ja) * | 2003-03-21 | 2006-09-14 | アトメル グルノーブル | 速い読み出しサイクルを備えたイメージセンサ |
| JP2005340475A (ja) * | 2004-05-26 | 2005-12-08 | Sony Corp | 固体撮像装置 |
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