JPH0484457A - 溝分離型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体基板が溝分離領域により複数の素子領域
に分割された溝分離型半導体装置に関し、特にバイポー
ラメモリセルに好適の溝分離型半導体装置に関する。

［従来の技術］ 第５図は従来のバイポーラメモリセルを示す平面図、第
６図は同じ（その回路図である。なお、このバイポーラ
メモリセルは横型ＰＮＰ　）ランジスタを負荷とした交
差結合ＰＮＰＮ型メモリセルである。

このメモリセルは、第６図に示すように、２個のＰＮＰ
　）ランジスタＱ、、Ｑ２及び２個のＮＰＮトランジス
タＱ、、Ｑ４により構成されている。

このＮＰＮ　）ランジスタＱ３．Ｑ４はいずれも２個の
エミッタＥ１．Ｅ２を備えている。

トランジスタＱ、、Ｑ２のエミッタはいずれもビット線
４１ａに接続されている。そして、トランジスタＱ、の
ベースはトランジスタＱ３のコレクタに接続されている
と共に、トランジスタＱ２のコレクタ及びトランジスタ
Ｑ４のベースに接続すしている。また、トランジスタＱ
２のベースハトランジスタＱ４のコレクタに接続されて
いると共に、トランジスタＱ１のコレクタ及びトランジ
スタＱ３のベースに接続されている。

トランジスタＱ３．Ｑ、の各エミッタＥ１は書込み・読
み出し用エミッタであり、夫々ワード線４２ａ、４２ｂ
に接続されている。また、このトランジスタＱ３．Ｑ４
の各エミッタＥ２はホールド用エミッタであり、いずれ
もビット線４１ｂに接続されている。

このバイポーラメモリセルは、従来、第５図に示すよう
にして半導体基板に形成されている。即ち、この半導体
基板は溝分離領域３１により複数の素子領域に分離され
ている。そして、各素子領域の基板表面には、不純物を
選択的に導入して形成すれたトランジスタのエミッタ領
域、コレクタ領域及びベース領域等が夫々選択的に形成
されている。なお、１つの素子領域内には、１個の横型
ＰＮＰ　）ランジスタＱ、（又はＱ２）と１個のＮＰＮ
トランジスタＱ４　（又はＱ、）とが設けられている。

基板上には絶縁膜が形成されている。この絶縁膜にはス
ルーホール３４ａが選択的に設けられいる。そして、こ
の絶縁膜上には第１のアルミニウム配線層３２　ａ、　
３２　ｂがスルーホー／１／　３４　ａを埋め込んで第
１の配線パターンで形成されている。

トランジスタＱ３のコレクタＣ１エミッタＥ２及びベー
スＢは、この第１のアルミニウム配線層３２ａにより、
夫々トランジスタＱ４のベースＢ１エミッタＥ２及びコ
レクタＣに電気的に接続されている。また、トランジス
タＱ１．Ｑ２の各エミッタＰも、この第１のアルミニウ
ム配線層３２ａにより相互に電気的に接続されている。

更に、トランジスタＱ３．Ｑ４の各エミッタＥ１は、第
１のアルミニウム配線層３２ｂに接続されている。

この第１のアルミニウム配線層３２ｂは、第６図のワー
ド線４２ａ、４２ｂに対応している。

第１のアルミニウム配線層３２ａ、３２ｂ土を含む前記
絶縁膜上には層間膜が形成されている。

この層間膜にはスルーホール３４ｂが選択的に設けられ
ている。また、この層間膜上には、スルーホール３４ｂ
を埋め込んで第２のアルミニウム配線層３３が第２の配
線パターンで形成されている。

そして、ＰＮＰトランジスタＱ、、Ｑ２の各エミッタ２
間を接続する第１のアルミニウム配線層３２ａは、この
スルーホール３４ｂを介して特定の第２のアルミニウム
配線層３３に接続されている。

また、ＮＰＮ）ランジスタＱ３．Ｑ４の各エミッタ８２
間を接続する第１のアルミニウム配線層３２ａは、この
スルーホール３４ｂを介して他の第２のアルミニウム配
線層３３に接続されている。

これらのアルミニウム配線層３３は第６図のビット線４
１　ａ、　　４１　ｂに対応している。

ところで、メモリセルを微細化することにより、メモリ
集積回路の集積度が向上すると共に、セル内の寄生容量
が低減して動作速度が向上する。従って、メモリセルは
可及的に微細化することが好ましい。上述の交差結合Ｐ
ＮＰＮ型メモリセルは、１つの素子領域にＰＮＰ　）ラ
ンジスタ及びＮＰＮトランジスタを形成するため、メモ
リセルを比較的微細化することができるという長所を有
している。

［発明が解決しようとする課題］ しかしながら、上述した従来の半導体装置においては、
トランジスタ等の素子を微細化することはできるものの
、基板上に形成された配線層の配線パターンを微細化す
ることが困難であり、半導体装置の微細化の点で十分な
効果を発揮しているとはいえない。

つまり、メモリ集積回路を高速で動作させるためには、
大きな書込みＯ読み出し電流でメモリセルを駆動させ、
メモリセル、メモリセルアレイ及びセンス回路の各ノー
ドを高速で充電又は放電させる必要がある。しかし、パ
ターン幅を微細化した配線に大電流を流すと、エレクト
ロマイグレーシｅン等の不都合が発生する。また、ドラ
イバー回路から離れたところに位置するメモリセルを駆
動させる場合、大電流による電位降下を回避するために
、ドライバー回路からこのメモリセルまでの配線抵抗を
低くする必要がある。従って、従来は、配線層のパター
ン幅により半導体装置の微細化が制約されてしまう。

本発明はかかる問題点に鑑みてなされたものであって、
配線層の配線パターン幅を十分に確保しつつ、従来に比
してより一層高集積化することができる溝分離型半導体
装置を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る溝分離型半導体装置は、溝分離領域を挟ん
で設けられた第１及び第２の素子領域と、この第１及び
第２の素子領域に夫々前記溝分離領域に隣接して形成さ
れた第１及び第２の不純物領域と、この第１及び第２の
不純物領域の間の前記溝分離領域に選択的に埋設された
多結晶シリコン膜と、この多結晶シリコン膜上に形成さ
れた導電膜とを有し、前記第１及び第２の不純物領域は
前記多結晶シリコン膜及び前記導電膜を介して電気的に
接続されていることを特徴とする。

［作用］ 本発明においては、第１及び第２の素子領域の間の溝分
離領域に多結晶シリコン膜が選択的に埋め込まれており
、この多結晶シリコン膜上には導電膜が形成されている
。そして、前記第１及び第２の素子領域に夫々設けられ
た第１及び第２の不純物領域はこの多結晶シリコン膜及
び導電膜を介して相互に電気的に接続されている。これ
により、基板上に形成すべき配線パターンの数を削減で
きる。従って、パターン幅を減少することなく半導体装
置を微細化して高集積化することができる。

また、例えば前記第１の不純物領域が第１導電型半導体
領域であり、前記第２の不純物領域が第２導電型半導体
領域である場合には、前記多結晶シリコン膜の前記第１
の不純物領域側を第１導電型多結晶シリコン膜とし、前
記第２の不純物領域側を第２導電型多結晶シリコン膜と
することにより、多結晶シリコン膜と第１及び第２の不
純物領域との電気的接合を良好にすることができる。こ
の場合に、第１導電型多結晶シリコン膜と第２導電型多
結晶シリコン膜との界面においてＰＮ接合が形成される
が、多結晶シリコン膜上には導電膜が設けられているた
め、第１及び第２の不純物領域を電気的に接続すること
ができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係る半導体装置を示す
平面図、第２図は第１図の■−■線による断面図である
。なお、本実施例は第６図にその回路図を示す交差結合
ＰＮＰＮ型メモリセルを半導体基板に実現したものであ
る。

半導体基板１には溝分離領域１１が選択的に形成されて
おり、半導体基板１はこの溝分離領域１１により複数個
の素子領域に分割されている。また、この溝分離領域１
１には多結晶シリコン埋込領域５が選択的に設けられて
いる。この多結晶シリコン埋込領域５は、後述するよう
に、溝分離領域１１内に埋め込まれた絶縁物を部分的に
除去し、この除去した絶縁物に替えて溝内に多結晶シリ
コン膜を埋め込み、その後この多結晶シリコン膜上に金
属シリサイド層を設けることにより形成されている。

基板１には、第２図に示すように　Ｎ　＋型埋込領域２
が設けられており、この埋込領域２上にはシリコンをエ
ピタキシャル成長して形成されたＮ−層６が設けられて
いる。そして、このＮ−層６には、第６図において示し
たＰＮＰ　）ランジスタＱ、（Ｑ２）のＰ型エミッタ領
域７並びにＮＰＮトランジスタＱ４　（Ｑ３）のＰ型ベ
ース領域４゜Ｎ＋型エミッタ領域５ａ、５ｂ及びＮ″″
型コレク夕領域３が夫々所定領域に形成されている。そ
して、基板１上には絶縁膜９が形成されている。この絶
縁膜９にはスルーホール１４ａが選択的に形成されてお
り、第１のアルミニウム配線層１２ａはこのスルーホー
ル１４ａを介してエミッタ領域７．５ｂに接続されてい
る。また、第１のアルミニウム配線層１２ｂは、このス
ルーホール１４ａを介してエミッタ領域５ａに接続され
ている。この第１のアルミニウム配線層１２ｂは、第６
図のワード線４２ａ、４２ｂに対応している。更に、Ｎ
ＰＮ）ランジスタＱ３　（Ｑ４）のコレクタ領域及びベ
ース領域は、第１図に示した多結晶ンリコン埋込領域５
を介して、夫々他の素子領域のＮＰＮトランジスタＱ４
　（Ｑ３）のベース領域及びコレクタ領域に接続されて
いる。

第１のアルミニウム配線層１２ａ、１２ｂ上には、層間
膜（図示せず）を介して第２のアルミニウム配線層１３
が形成されている。この第１のアルミニウム配線層１２
ａ、１２ｂと第２のアルミニウム配線層１３との間の前
記層間膜にはスルーホール１４ｂが選択的に設けられて
おり、このスルーホール１４ｂを介して、エミッタＰ間
を接続する第１のアルミニウム配線層１２ａ及びエミッ
タ８２間を接続する第１のアルミニウム配線層１２ａは
第２のアルミニウム配線層１３に電気的に接続されてい
る。

第３図（ａ）乃至（ｄ）は第１図のｍ−ｍ線の位置にお
いて、多結晶シリコン埋込領域５の製造方法を工程順に
示す断面図である。

先ず、第３図（ａ）に示すように、従来と同様にして溝
分離領域を形成する。即ち、半導体基板１上にＮ＋型型
埋領領域２びＮ−層６を形成し、このＮ−層６の表面か
ら埋込領域２の下方の半導体基板１に到達する溝を選択
的に形成する。次に、この溝の壁面及びＮ−層６の表面
にシリコン酸化膜２１を形成する。そして、前記溝内に
、シリコン窒化膜２２を介して絶縁性のＢＰＳＧ　（ポ
ロフォスフオシリケードガラス）膜２３を埋め込むと共
に、溝部以外領域のシリコン酸化膜２１上にシリコン窒
化膜２２を形成する。次いで、Ｎ−層６に不純物を選択
的に導入して、Ｐ型ベース領域４及びＮ＋型フレクタ領
域３等を形成する。

次に、第３図（ｂ）に示すように、シリコン窒化膜２２
上に、溝に整合する所定の領域を開口したフォトレジス
ト膜２７を被着する。そして、ドライエツチングにより
、この開口部のシリコン窒化膜２２を除去した後、ウェ
ットエツチングによりＢＰＳＧ膜２３膜上３部分を除去
する。この場合に、ＢＰＳＧ膜２３膜上３する深さは、
Ｐ型ベース領域４の深さに比して浅くする。その後、Ｂ
Ｐ　Ｓ　ＧＩｊ２３の除去により露出したシリコン窒化
Ｉ！２２を等方性ドライエツチングにより除去し、続い
て、シリコン窒化膜２１をウェットエツチングにより除
去して、溝の上部部分にＰ型ベース領域４及びＮ＋＋コ
レクタ領域３を露出させる。その後、フォトレジスト膜
２７を除去する。

次に、第３図（Ｃ）に示すように、全面にボロンを高濃
度でドープした多結晶シリコン膜を堆積させた後、写真
食刻法により、溝内からシリコン窒化膜２２上に若干延
出する領域にのみこの多結晶シリコン膜を残存させるこ
とにより　ｐ　＋型子結晶シリコン酸化膜を形成する。

次いで、Ｐ型ベース領域４の表面に選択的にＮ型不純物
を導入し、その後約９００℃の温度で熱処理を行ってエ
ミッタ領域を形成する。この熱処理工程において、第３
図（ｄ）に示すように　ｐ　１″型多結晶シリコン膜２
８からＰ型ベース領域４にボロンが拡散して、Ｐ型ベー
ス領域４の溝側部分にＰ＋型ベース領域２６が形成され
ると共に、Ｎ“型コレクタ領域３からＰ＋型多結晶シリ
コン膜２８にリンが拡散して　Ｎ　４型多結晶シリコン
ｗＬ２９が形成される。この場合に、多結晶シリコン中
においては、リンはボロンに比して拡散速度が速い。従
って、Ｎ＋型多結品シリコン膜２９が必要以上に拡大す
ることを防止するために、高温で長時間の熱処理は回避
する必要がある。

この状態では　Ｐ　Ｏ型多結晶シリコン膜２８とＮ＋型
多結晶シリコン膜２９との界面でＰＮ接合が形成されて
Ｐ＋型ベース領域２６とコレクタ領域３との間が電気的
に接続されていない。そこで、スパッタ法により、全面
に白金を約５００人の厚さで堆積させた後、この白金を
王水により選択的にエツチングして、Ｐ＋型多結晶シリ
コン膜２８及びＮ１型多結晶シリコン膜２９上に金属シ
リサイド層３０を形成し、この金属シリサイド層３ｏに
よりＰ＋型ベース領域２６とコレクタ領域３とを電気的
に接続する。

その後、従来と同様にして、比較的低い温度（例えば、
４００℃）で全面に絶縁膜を成長させ、この絶縁膜に選
択的にスルーホールを設けた後、このスルーホールを埋
め込むと共に絶縁膜上に所定の形状で第１のアルミニウ
ム配線層を形成する。

この場合に、トランジスタＱ３のコレクタとトランジス
タＱ４のベース、及びトランジスタＱ３のベースとトラ
ンジスタＱ４のコレクタとは多結晶シリコン膜２８．２
９及び金属シリサイド層３゜を介して電気的に接続され
ているため、これらの間を接続するための配線は不要で
ある。

このように、本実施例の交差結合ＰＮＰＮ型メモリセル
は、形成すべきアルミニウム配線層のパターンの数が少
ない。従って、配線層の配線パターン幅を十分に確保し
つつ、半導体装置を高集積化することができる。

第４図（ａ）及び（ｂ）は多結晶シリコン埋込領域５の
他の製造方法を工程順に示す断面図である。

先ず、第３図（ａ）及び（ｂ）に示す工程と同様にして
、溝内のＢＰＳＧ膜２３、シリコン窒化膜２２及びシリ
コン酸化膜２１の所定部分を除去する。

次に、第４図（ａ）に示すように、全面にＰ″″型多結
晶シリコン膜２８ａを約５０００人の厚さで堆積させ、
その後このＰ′″型多結晶シリコン膜２８上にフォトレ
ジストＭ２７ａを塗布する。この場合に、フォトレジス
ト膜２７ａは、その表面が略平坦になる。

次に、このフォトレジスト膜２７ａに対してＰ“型多結
晶シリコンＭ２８ａが露出するまでエツチングバックを
行い、続けてＰ″″型多結晶ンリコン膜２８ａに対して
このＰ＋型多結晶シリコン膜２８ａが溝内にのみ残存す
るようにエツチングバックを行う。そして、残存してい
るフォトレジスト膜２７ａを除去する。これにより、Ｐ
＋型多結晶シリコン膜２８ａの表面は比較的平坦になる
。

次いで、第４図（ｂ）に示すように、エミッタ形成時の
熱処理により、Ｐ＋型ベース領域２６ａを形成すると共
にＮ４型多結晶シリコン膜２９ａを形成し、その後この
Ｐ１型多結晶シリコン膜２９ａ及びＮ“型多結晶シリコ
ン膜２８ａ上に金属シリサイド層３０ａを選択的に形成
する。

このようにして多結晶シリコン埋込領域５を形成するこ
とにより、基板表面が比較的平坦になり、配線層の形成
が容易になるという効果を得ることができる。

［発明の効果コ 以上説明したように本発明によれば、第１の素子領域に
形成された第１の不純物領域と第２の素子領域に形成さ
れた第２の不純物領域とがこの第１及び第２の素子領域
間に設けられた素子分離領域に選択的に埋設された多結
晶シリコン膜及びこの多結晶シリコン膜上に形成された
導電膜を介して相互に電気的に接続されているから、基
板上に形成すべき配線層の配線パターンの数を低減でき
、配線パターン幅を十分に確保しつつ配線パターン形成
領域を縮小することができる。これにより、従来に比し
て半導体装置をより一層高集積化することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体装置を示す
平面図、第２図は第１図の■−■線による断面図、第３
図（ａ）乃至（ｄ）は第１図の■−■線の位置において
多結晶シリコン埋込領域の製造方法を工程順に示す断面
図、第４図（ａ）及び（ｂ）は多結晶シリコン埋込領域
の他の製造方法を工程順に示す断面図、第５図は従来の
バイポーラメモリセルを示す平面図、第６図は同じくそ
の回路図である。 １；半導体基板、２；埋込領域、３；コレクタ領域、４
．２６．２６ａ；ベース領域、５ａ、５ｂ、７；エミッ
タ領域、６；Ｎ−層、９；絶縁膜、１１．３１；溝分離
領域、１２　ａ、　　１２　ｂ、　３２ａ＋　３２　ｂ
　；第１のアルミニウム配線層、１３゜３３；第２のア
ルミニウム配線層、１４ａ、１４ｂ、３４ａ、３４ｂ；
スルーホール、１５；多結晶シリコン埋込領域、２１：
シリコン酸化膜、２２；シリコン窒化膜、２３；ＢＰＳ
Ｇ膜、２７゜２７ａ；フォトレジスト膜、２　Ｌ　２８
　ａ　；　Ｐ　”型多結晶シリコンＨ１２９，２９ａ　
；　Ｎ＋型型詰結晶シリコン膜３０，３０ａ；金属シリ
サイド層、４２　ａ、４１　ｂ　：ビット線、４２ａ＋
　４２ｂ；ワード線

Claims (3)

【特許請求の範囲】
1. （１）溝分離領域を挟んで設けられた第１及び第２の素
   子領域と、この第１及び第２の素子領域に夫々前記溝分
   離領域に隣接して形成された第１及び第２の不純物領域
   と、この第１及び第２の不純物領域の間の前記溝分離領
   域に選択的に埋設された多結晶シリコン膜と、この多結
   晶シリコン膜上に形成された導電膜とを有し、前記第１
   及び第２の不純物領域は前記多結晶シリコン膜及び前記
   導電膜を介して電気的に接続されていることを特徴とす
   る溝分離型半導体装置。
2. （２）前記第１の不純物領域は第１導電型半導体領域で
   あり、前記第２の不純物領域は第２導電型半導体領域で
   あり、前記多結晶シリコン膜は前記第１の不純物領域側
   に配置された第１導電型多結晶シリコン膜及び前記第２
   の不純物領域側に配置された第２導電型多結晶シリコン
   膜からなることを特徴とする請求項１に記載の溝分離型
   半導体装置。
3. （３）前記第１及び第２の素子領域にはいずれもバイポ
   ーラメモリセルを構成するトランジスタが形成されてお
   り、前記第１の導電型半導体領域は前記トランジスタの
   ベース領域であり、前記第２導電型半導体領域は前記ト
   ランジスタのコレクタ領域であることを特徴とする請求
   項２に記載の溝分離型半導体装置。