JPH0485787A

JPH0485787A - 半導体記憶装置

Info

Publication number: JPH0485787A
Application number: JP2199666A
Authority: JP
Inventors: Kenichi Serizawa; 芹澤　健一; Hidetaka Asai; 浅井　秀容
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1990-07-27
Filing date: 1990-07-27
Publication date: 1992-03-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体記憶装置に関する。

（従来の技術〕一般に、ｎワードＸｍ　（ｍ＝２Ｘ　、Ｘ＝０．１゜２
、・・・）ビット構成の半導体記憶装置は、第２図に示
すように、アドレス入力端子Ａ１〜Ｍと、データ入出力
端子ｌ１０１〜ｌ１０ｍと、ＣＳ端子と、ＷＥ端子と、
アドレスバッファ１と、ロウデコーダ２と、メモリセル
アレイ３と、入力データコントロール回路４Ａと、セン
ススイッチ５と、カラムコーダ６と、出力データコント
ロール回路７Ａと、アドレスバッファ８Ａで構成されて
いる。アドレス入力端子Ａ１〜ＡｋによりＸ方向のアド
レスを決め、アドレス入力端子Ａ　ｋｔｌ〜ＡΩによっ
てｙ方向のアドレスを決める。そして、その指定された
アドレスに、データ入出力端子１１０１〜ｌ１０ｍのデ
ータを書込み、または読出しを行うようになっている。

この場合、ｎワード×ｍ　（ｍ＝２Ｘ　、ｘ＝Ｑ。

１．２・・・）ビットの構成は、製品設計時に決定しな
ければならないため、製品ができ上った後にビット構成
を変えることができなかった。そこで、製品設計時に配
線を変えることにより、ピッ１〜構成をｎワード×１ビ
ットやｎ／４ワード×４ビツトという具合に変えられる
ように設計を行っていた（以下マスタースライスと称す
る）。つまり、半導体記憶装置のビット構成を変える場
合には、各ビット長構成の製品を作成するか、上記マス
タースライスを用いて変更するビット長に相当するマス
クを作成していた。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置においては、ｎワード）
＜ｍ　（ｍ＝２Ｘ　、ｘ＝Ｑ、１．２−）ビット構成は
製品設計時に決まってしまうために、製品作成後にビッ
ト長を変えることは不可能である。

前記マスタースライスを用いた場合においても、製品作
成後ではビット長を変えることは不可能であり、仮に、
製品作成中でも配線の変更であるため、大幅にビット長
を変えることはできない。

一方、最近メモリ容量は増加する傾向にあり、微細なマ
スクパターン技術を採用しており、アルミ配線、コンタ
クト等の欠陥発生頻度は高くなる。

特にメモリセルは、マスクパターンの設計基準ギリギリ
に作るため、欠陥発生頻度は高く、チップの歩留りを決
めているのはメモリセルであると言っても過言ではない
。そのためメモリセルの欠陥を除去するテストを行うの
に複雑なパターンが必要となっている。そのテスト時間
はワード数に比例するため、ｎワード×１ビット構成で
はメモリ容量が増加するにつれて、テスト時間は膨大な
ものになってしまう。

また、現在装置の多様化により、ｎワード×１ビットで
書込みを行い、ｎ／ｍワード×ｍビット（ｍ＝２Ｘ　、
Ｘ＝１．２．３・・・）で読出しを行うという半導体記
憶装置が必要となってきているが、その要求に十分対応
できなかった。

本発明の目的は、以上の欠点を解決し、ビット長を変化
させることができる半導体記憶装置を提供することにあ
る。

（課題を解決するための手段）本発明の半導体記憶装置は、複数の制御端子と、入力デ
ータコントロール回路、出力データコントロール回路、
カラムデコーダに接続されたアドレスバッファ内の各信
号線をオン、／オフするスイッチ回路と、これら制御Ｉ
端子に設定された情報に応じて各スイッチ回路をオン、
／オフするビット長制御回路とを有している。

〔作用〕

したがって、半導体記憶装置の入力および出力ビット長
を常時、任意に変更することができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の半導体記憶装置のブロック
図である。

本実施例の半導体記憶装置は、第２図の従来の半導体記
憶装置にビット長制御回路１１が付加され、入力データ
コントロール回路４．出力データコントロール回路７．
アドレスバッファ８がそれぞれ入力データコントロール
回路４Ａ、出力データコントロール回路７Ａ、アドレス
バッフ？８Ａと一部構成が異なっている。

入力データコントロール回路４．出力データコントロー
ル回路７．アドレスバッファ８は内部に、各入力線と対
応する出力線を接続／遮断するスイッチ回路が設けられ
ており、これらスイッチ回路はビット長制御回路１１の
出力によりそのオン／オフが制御される。ビット長制御
回路１１はその制御端子Ｂ１〜ＢｘのＩ　ＯＴ＊　／　
１１１　Ｉ＋に応じて前記各スイッチ回路のオン／オフ
を制御する。制御端子Ｂ１〜ＢＸを全て０″としたとき
１番目のスイッチ回路のみがオンとなって入力および出
力ビット長は１となり、制御端子８１〜Ｂｘを全て“１
”としたときは全てのスイッチ回路がオンとなって入力
および出力ビット長はｍ　（ｍ＝２Ｘ　、Ｘ＝１゜２．
３・・・）となる。また、ビット長制御回路１の構成を
変えることにより、その逆も可能である。

つまり、制御端子８１〜山を変えることにより、ｍ　（
ｍ＝２Ｘ　、Ｘ＝０．１．２・）種類（７）組合ｔ！の
ビット長のメモリ構成とすることが可能となる。

どット長制岬回路１１は入力データコン１−ロール回路
４．出力データコントロール回路７．アドレスバッフ８
を制御することにより、入力端子８１〜服が全て０″の
時は、入・出力ビット長は１であるため、メモリセル書
込み時は、ｌ１０１のみを有効とし、他のＩｌｏを無効
とする。また、読出し時は、ｌ１０１のみを出力し、他
のＩｌｏは、中間レベルを出力する。次に、８１〜ＢＫ
が全て１″の時には入・出力ビット長はｍであるため、
書込み時はｌ１０１〜ｌ１０ｍ全てを有効とし、読出し
時にはｌ１０１〜ｌ１０ｍ全ての端子に出力する。また
、メモリセル書込み時にはｎワード×１ビット（Ｂ１〜
＆を全て“０″にする）とし、読出し時には、ｎ／ｍワ
ード×ｍ（ｍ＝２ｘ　Ｘ＝１．２．３．・　）ビット（
８１〜Ｂｘを全て１″にする）という様に常時、任意に
変更することができる。当然のことながら、ｎ／ｍワー
ド×ｍ　（ｍ＝２Ｘ　、ｘ＝　１．２．３＝１ビツトに
て書込みおよび読出しを行うことや、ｎワード×１ビッ
トにて書込みおよび読出しを行うこともできる。

〔発明の効果〕

以上説明したように本発明は、入・出力ビット長を随時
変えることのできる制御端子を有するビット長制御回路
により、半導体記憶装置の入力および出力ビット長を常
時、任意に変更することができ、また、メモリセルの欠
陥を除去するテスト時には、ビット長を増やすことによ
り、テスト時間を削減することができ、さらに＠置に付
けた後でビット長が変えられるため、広い汎用性がある
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶Ｏｆｆのブロッ
ク図、第２図は従来例の半導体記憶装置のブロック図で
ある。１・・・アドレスバッファ、２・・・ロウデコーダ、３・・・メモリセルアレイ、４・・・入力データコントロール回路、５・・・センス
スイッチ、６・・・カラムデコーダ、７・・・出力データコントロール回路、８・・・アドレ
スバッファ、９．１０・・・アンド回路、１１・・・ビット長制御回路、Ａ１〜Ａｋ、Ａ＋ｏ＋〜△１・・・アドレス入力端子、
Ｔ１０１〜ｌ１０ｎ・・・データ入力端子、８１〜Ｂｘ
・・・制御端子。

Claims

【特許請求の範囲】１、ｎワード×ｍ（ｍ＝２＾ｘ、ｘ＝０．１、２…）ビ
ット構成の半導体記憶装置において、複数の制御端子と、入力データコントロール回路、出力
データコントロール回路、カラムデコーダに接続された
アドレスバッファ内の各信号線をオン／オフするスイッ
チ回路と、これら制御端子に設定された情報に応じて各
スイッチ回路をオン／オフするビット長制御回路とを有
することを特徴とする半導体記憶装置。