JPH0485795A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は半導体記憶装置に関し、特にビット照合機能
を有する内容にアドレス可能なメモリ（Ｃｏｎｔｅｎｔ
　Ａｄｄｒｅｓｓａｂｌｅ　Ｍｅｍｏｒｙ）のメモリセ
ル（以下、ＣＡＭセルと呼ぶ）に関するものである。

〔従来の技術〕

第３図は、アイ−イーイーイー　ジャーナルオブ　ソリ
ッドステイト　サーキット　５ｃ−７巻３６６頁（ＩＥ
ＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−Ｓｔａｔｅ
　Ｃ１ｒｃｉｔ。

ｖｏｌ、５ｃ−７ｐｐ、３６６）および米国特許３７０
１９８０号に開示されている従来のＣＡＭセルの回路図
である。

第３図に示すように、このＣＡＭセルは、５個のｎチャ
ネルＭＯ３）ランジスタ１〜５からなる。

トランジスタ１はピント線６と記憶ノード２０との間に
接続され、トランジスタ２は反転ビット線７と反転記憶
ノード２１との間に接続され、これらのトランジスタ１
２のそれぞれのゲートはともにワード線８に接続されて
いる。トランジスタ３はビット線６と制御端子９との間
に接続され、トランジスタ４は反転ビット線７と制御端
子９との間に接続されている。トランジスタ３のゲート
は記憶ノード２０に接続され、トランジスタ４のゲート
は反転記憶ノード２１に接続されている。

また、トランジスタ５は一致線ｌＯと制御端子９との間
に接続され、このトランジスタ５のゲートも一致線ｌＯ
に接続されている。

次に、第３図のＣＡＭセルの書込み動作、一致検索動作
、読出し動作およびリフレッシュ動作を順に説明する。

以下の説明において、ｒＨ，とは電源電位Ｖｃｃあるい
はその近傍の電位を示し、「Ｌｊとはグランド電位Ｖｓ
ｓあるいはその近傍の電位を示す。但し、Ｖｃｃ＞Ｖｓ
ｓである。また、ビット線対６．７のデータが°゛０”
であるとは、ビット線６の電位が「Ｌ」でありかつ反転
ビット線７の電位「Ｈ」であることと等しく、ビット線
体６．７のデータが１１　’であるとは、ピント線６の
電位がｒＨ，であり、かつ反転ビット線７の電位が「Ｌ
」であることと等しい。

（書込み動作） 書込み動作では、ワード線８の電位がｒＨ」にされ、書
込むべきデータがビット線対６．７に与えられ、一定時
間の後、ワード線８の電位が「Ｌ」にされる。

たとえば、書込むべきデータが１”であり、すなわち、
ビット線６にｒＨ，が与えられ、かつ反転ビット線７に
「Ｌ」が与えられる。この場合、ワード線８からｒＨ，
のゲート入力を受けてオン状態となるトランジスタ１を
介して、ビット線６の電位ｒ　ＨＪがトランジスタ３の
ゲート容量に与えられる。また、同様に、ワード線８か
らｒＨ。

のゲート入力を受けてオン状態となるトランジスタ２を
介して、反転ビット線７の電位「Ｌ」がトランジスタ４
のゲート容量に与えられる。一定時間の後、ワード線８
から「Ｌ」のゲート入力を受けて、トランジスタ１およ
び２がオフする。

以上の動作の結果、トランジスタ３のゲート電位すなわ
ち記憶ノード２０の電位はＶｃｃ−Ｖｔｈに保たれ、ト
ランジスタ４のゲート電位すなわち反転記憶ノード２１
の電位はＶｓｓに保たれる。

なお、Ｖｔｈは、トランジスタ１〜５のしきい値電圧で
ある。

（一致検索動作） 一致検索動作では、一致線１０がｒＨ，にプリチャージ
されてフローティング状態にされた後、検索データがビ
ット線対６．７に与えられる。記憶データと検索データ
とが不一致の場合には、−致線１０が「Ｌ」にディスチ
ャージされる。一方、記憶データと検索データとが一致
する場合には、一致線工０はディスチャージされずにｒ
Ｈ，に保たれる。

たとえば、記憶データが“１”であり、すなわちトラン
ジスタ３のゲート容量にｒＨ，が蓄えられ、かつトラン
ジスタ４のゲート容量に「Ｌ」が蓄えられているものと
する。この場合、トランジスタ３がオン状態、トランジ
スタ４がオフ状態になる。検索データとして“１”が与
えられて、ビット線６の電位がｒＨ，となりかつ反転ビ
ット線７の電位が「Ｌ」となると、制御端子９の電位は
ｒＨ，となる。そのため、一致線ｌＯはディスチャージ
されずにｒＨ，に保たれる（一致）。

一方、記憶データが同様に“１゛のとき、検索データと
して“０”が与えられて、ビット線６の電位が「Ｌ」と
なりかつ反転ビット線７の電位がｒＨ，となるとする。

この場合、トランジスタ３はオン状態にあり、トランジ
スタ４はオフ状態にあるので、制御端子９の電位は「Ｌ
」となる。そのため、一致線ｌＯのトランジスタ５．３
およびビット線６により構成される放電経路を介してデ
ィスチャージされる（不一致）。

同様に、記憶データが′０”のときは、検索データが“
１″ならば制御端子９の電位が「Ｌ」となる、そのため
、一致線１０はトランジスタ５゜４および反転ビット線
７からなる放電経路を介してディスチャージされる（不
一致）。もし、検索データが“０”ならば、制御端子９
の電位はｒＨ。

となる、そのため、一致線１０はディスチャージされず
にｒＨ，に保たれる（一致）。

また、ビット線６および反転ビット線７にともに「Ｈ」
が与えられると、記憶データの値に関係なく制御端子９
の電位は「Ｈ」となる。この状態は、当該ビット線にお
いて一致検索動作が行われない状態、すなわちマスクさ
れた状態であることを意味する。

上記のように、一致検索動作においては、記憶データと
検索データとが不一致のとき一致線ＩＯがディスチャー
ジされる一方、それらが一致したときまたはマスクされ
たとき一致線はディスチャージされずに「Ｈ」に保たれ
る。

（読出し動作） 読出し動作では、一致線１０、ビット線６および反転ビ
ット線７が「Ｌ」にディスチャージされ、さらにビット
線６および反転ビット線７がフローティング状態にされ
た後、一致線１０の電位が「Ｈ」にされる。

たとえば、記憶データが“１”であるものとする、この
場合、トランジスタ３がオン状態になるので、一致１ｓ
１０の電位がｒＨ」にされるとトランジスタ５，３を通
じてピント線６の電位が上昇し、これにより記憶データ
“１”が読出される。

逆に、記憶データが“０”であるものとする。

この場合、トランジスタ４がオン状態にあるので、一致
線１０の電位がｒＨ，にされるとトランジスタ５，４を
通じて反転ビット線７の電位が上昇し、これにより記憶
データ“′０パが読出される。

（リフレッシュ動作） 上記のＣＡＭセルはダイナミック型であり、記憶データ
はトランジスタ３．４のゲート容量に電荷として保存さ
れている。したがって、この電荷がリークすることによ
って記憶データが破壊されるおそれがある。そのため、
所定時間ごとにリフレッシュ動作を行う必要がある。

リフレッシュ動作では、上記の読出し動作の後、ビット
線６および反転ビット線７に読出されたデータが増幅さ
れ、引き続いて上記の書込み動作が行われる。

すなわち、一致線１０、ビット線６および反転ビット線
７がｒＬＪにディスチャージされ、ビット線６および反
転ビット線７が「Ｌ」のフローティング状態にされた後
、一致線１０の電位がｒＨ。

にされる。これにより、ビット線６および反転ビット線
７に記憶データが読出される。続いて、その読出された
データが増幅される。ワード線８の電位をｒＨ，にする
ことによりトランジスタ３゜４のゲート容量に増幅した
データが書込まれ、定の時間の後、ワード線８の電位が
「Ｌ」にされる。

以上のような動作を行う複数のＣＡＭセルにより、第４
図に示すようにワードが構成される。ここで、ワードと
は共通のワード線および共通の一致線に接続された複数
のＣＡＭセルからなるブロックのことをいう。

第４図は４個のＣＡＭセルからなるワードを示す、第４
図において、４本のビット線６ａ〜６ｄ、４本の反転ビ
ット線７ａ〜７ｄ、ワード線８、−致線１０．４個のＣ
ＡＭセルＩｌａ〜ｌｌｄ、ワード線ドライバ１２、一致
線ドライバ１３および一致線センスアンブ１４が設けら
れている。

上述の書込み動作、読出し動作およびリフレッシュ動作
はすべてワード単位で行われる。また、上述の一致検索
動作は複数のワードあるいは後述するアレイ単位で行わ
れるが、一致および不一致の判定はワード単位で行われ
る。すなわち、上述の各動作では、ワード線ドライバ１
２によって、ワード線８のｒＨ，への駆動および「Ｌ」
への駆動が制御され、一致線ドライバ１３によって一致
線１０のｒ　Ｈ、への駆動および「Ｌ」への駆動ならび
にフローティング状態が制御される。また、一致線セン
スアンプ１４によって一致検索動作特に一致線１０に出
力された電圧が検知され、一致および不一致の判定動作
が行われる。

次に、ワード線単位の一致検索動作、リフレッシュ動作
および部分書込み動作の特徴を説明する。

なお、各ＣＡＭセル内部の動作は、既に述べた対応する
ＣＡＭセルの各動作と同様である。

（一致検索動作） 上記ワード内の４個のＣＡＭセル１１．　ａ〜１１ｄに
おいて、上述した一致検索動作が同時に行われる。その
一致検索動作の結果、“一致”を示したＣＡＭセルある
いはマスクされたＣＡＭセルは一致線１０をディスチャ
ージしないが、“不一致”を示したＣＡＭセルは一致線
１０をディスチャージする。

したがって、ワード内の４個のＣＡＭセルのうち１個で
も“不一致”を示すと、そのワードに対応する一致線１
０はディスチャージされる。そのため、その一致線１０
の電位が一致線センスアンブ１４により検知されると、
そのワードにおける“不一致”が検出される。

逆に、４個のＣＡＭセルのうちマスクされていないＣＡ
Ｍセルがすべて“一致”を示すと、そのワードに対応す
る一致線１０の電位はｒＨ，を保つ。その一致線工０の
電位が一致線センスアンブ１４により検知されると、そ
のワード線における“一致”が検出される。

（リフレッシュ動作） ワード内の４個のＣＡＭセルｌｌａ〜ｌｉｄにおいて、
上述したリフレッシュ動作が同時に行われる。すなわち
、４個のＣＡＭセルｌｌａ〜１１ｄに共通の一致線１０
、ビット線６ａ〜６ｄおよび反転ビット線７ａ〜７ｄが
「Ｌ」にディスチャージされ、ビット線６ａ〜６ｄおよ
び反転ビット線７ａ〜７ｄがフローティング状態とされ
た後、一致線１０の電位がｒＨ，にされる。それにより
、ビット線６ａ〜６ｄおよび反転ビット線７ａ〜７ｄに
ＣＡＭセルｌｌａ〜Ｉｌｄ内の記憶データがそれぞれ読
出される。続いて、その読出されたデータが増幅される
。４個のＣＡＭセルに共通のワード線８の電位が「Ｈ」
にされると、４個のＣＡＭセルｌｌａ〜ｌｉｄにそれぞ
れ増幅されたデータが書込まれる。一定時間の後、ワー
ド線８の電位がｒ　Ｌ　Ｊにされることにより、ワード
線単位のリフレッシュ動作が完了する。

（部分書込み動作） 部分書込み動作とは、ワード内の全ＣＡＭセルのうち任
意に指定されたＣＡＭセルには新たなデータの書込み動
作が行われ、残りのＣＡＭセルは前の記憶データを保持
し続ける動作である。

ここでは、４個のＣＡＭセルのうちＣＡＭセル１１ａお
よびＩｌｃのみに新たなデータが書込まれるものとする
。まず、４個のＣＡＭセルｌｌａ〜ｌｉｄに共通の一致
［１０、ビット線６ａ〜６ｄおよび反転ット線７ａ〜７
ｄが「Ｌ」にディスチャージされ、さらにビット線６ａ
〜６ｄおよび反転ビット線７ａ〜７ｄが「Ｌ」のフロー
ティング状態とされた後、一致線１０の電位がｒＨ，に
される。これにより、それぞれのＣＡＭセル１１ａ〜ｌ
ｉｄの記憶データがビット線６ａ〜６ｄおよび反転ビッ
ト線７ａ〜７ｄに読出され、続いて、その読出されたデ
ータが増幅される。

次に、ビット線６ａ、６ｃおよび反転ビット線７ａ、７
ｃに書込むべきデータが与えられる。この状態で、ビッ
ト線６ａ、６ｃおよび反転ビット線７ａ、７ｃにはＣＡ
ＭセルＩｌａ、ｌｌｃに書込むべき新たなデータが与え
られており、ビット線６ｂ、６ｄおよび反転ビット線７
ｂ、７ｄにはＣＡＭセルｌｌｂ、１１（ｌにより記憶さ
れているデータが増幅されて与えられている。次に、４
個のＣＡＭセルに共通のワード線８の電位が「Ｈ」にさ
れると、４個のＣＡＭセルの各々に、対応するビット線
および反転ビット線に与えられているデータが書込まれ
る。一定時間の後、ワード線８の電位が「Ｌ」にされる
と、部分書込動作が完了する。

以上の動作により、そのワード線においてＣＡＭセル１
１ａ、１１ｃには新たなデータが書込まれ、ＣＡＭセル
ｌｌｂ、ｌｉｄにおいてはその記憶データがリフレッシ
ュされる。

〔発明が解決しようとする課厩〕

実際のＣＡＭにおいては、第５図に示すように、複数の
ワードが並んでアレイを構成する。第５図においては、
４個のワード１５Ａ〜１５Ｄが１つのアレイを構成して
いる。ワード１５Ａは、４個のＣＡＭセルｌｌａ　〜ｌ
ｉｄ、ワード線８、一致線１０、ワード線ドライバ１２
、一致線ドライバ１３、および一致線センスアンブ１４
からなり、ワード１５Ｂ、ワード１５Ｃおよびワード１
５Ｄも同様に構成されている。

上述の一致検索動作はアレイ全体において同時に行われ
、上述の書込み動作、読出し動作、リフレッシュ動作、
および、部分書込み動作は、ワードごとに逐次行われる
のが通常であるが、システムのアプリケーションによっ
ては、書込み動作および部分書込み動作を複数のワード
に対して同時に実行する方が効率的な場合が多い。

第５図のアレイでは、複数ワードに対する同時書込みは
、上述した書込み動作において所望のワード線すべてｒ
Ｈ，にすることによって実行可能であるが、複数ワード
に対する同時部分書込みは、ＣＡＭセルデータの読出し
段階で複数のワードのデータがビット線および反転ビッ
ト線上で衝突するため実行できない。

第６図は、アイ・イー・イー・イー　ジャーナル　オブ
　ソリッドステイト　サーキット　５ｃ２４巻、　１０
１７頁（Ｉ［ｉＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉ
ｄ−５ｔａｔｅ　Ｃ１ｒｃｕｉｔ、シｏ１．５ｃ−２４
．ｐ、１０１７）に開示されている複数ワードに対する
同時部分書込み可能な従来のＣＡＭセルである。

第６図に示すように、このＣＡＭセルは９個のｎチャネ
ルＭＯＳトランジスタ１〜４，３２〜３６、および２個
の抵抗３０，３！からなる。トランジスタ３２．３３と
抵抗３０．３１はフリップフロップを形成している。フ
リップフロップの記憶ノード２０および反転記憶ノード
２１は、それぞれ直列接続されたトランジスタ１，３５
および２．３６を介してビット線６および反転ビット線
７に接続され、トランジスタ１．２のゲートはワード線
８に、トランジスタ３５．３６のゲートは、ビット線お
よび反転ビット線と対になった部分書込み制御線３７に
それぞれ接続されている。また、トランジスタ３は反転
検索データ線４１と制御端子９との間に、トランジスタ
４は検索データ線４０と制御端子９との間に接続され、
トランジスタ３のゲートは記憶ノード２０に、トランジ
スタ４のゲートは反転記憶ノード２１にそれぞれ接続さ
れている。トランジスタ３４は一致線１０とグランドの
間に接続され、そのゲートは制御端子９に接続されてい
る。

次に、第６図のＣＡＭセルが第５図に示すようなアレイ
を構成している場合の、書込みおよび部分書込み動作、
一致検索動作、読出し動作を順に説明する。なお、第６
図のＣＡＭセルはスタティック型フリップフロップで構
成されているのでリフレッシュ動作は必要ない。

（書込みおよび部分書込み動作） 書込み動作では、書込みデータをビット線６および反転
ビット線７に与え、ワード［８、部分書込み制御線３７
をｒＨ，にして記憶ノードを書込みデータに一致する状
態に設定した後、ワード線をｒ’　Ｌ　Ｊにする０部分
書込みは、上述の書込み動作を行う際に書込みを禁止し
たいビットに対応した部分書込み制御線３７をｒＬ」に
設定しておくことによって実行される。第６図のＣＡＭ
セルでは、部分書込み時にデータを一端読出す必要がな
いので、複数のワードに対する同時書込みおよび同時部
分書込みは、上述の動作において所望のワード線をすべ
てｒＨ，にすることによって可能である。

（一致検索動作） 一致検索動作では、一致線１０がｒ）（Ｊにプリチャー
ジされてフローティング状態にされた後、検索データが
検索データ線４０２反転検索データ１９！４１に与えら
れる。記憶データと検索データが不一致の場合には、制
御端子９が「Ｈ」になってトランジスタ３４がオン状態
になり、一致線１０がディスチャージされる。一方、記
憶データと検索データが一致している場合には、制御端
子９はｒｌ、Ｊになってトランジスタ３４はオフ状態に
なり、一致線１０は「Ｈ」を保つ、また、検索データ線
４０および反転検索データ線４１をともに「Ｌ」にする
と、記憶データに係わらず制御端子９は「Ｌ」になって
一致線１０はｒＨ，を保つので一致検索のマスクも可能
である。

（読出し動作） 読出し動作は、ワード線８および部分書込み制御線３７
をｒ）（Ｊにして記憶データをビット線６および反転ビ
ット線７に出力し、これを増幅する。

以上のように、第６図のＣＡＭセルでは複数のワードに
対する同時部分書込みが可能であるが、第６図のＣＡＭ
セルは第３図のＣＡＭセルに比べて構成素子数が多いた
め高集積化しにくいという問題がある。

一方、第７図は、第３図のＣＡＭセルに対して第６図の
ＣＡＭセルと同様に、ワード線によって制御されるトラ
ンジスタと直列に、部分書込み制御線によって制御され
るトランジスタを接続したＣＡＭセルである。

第７図において、トランジスタ３５および３６が部分書
込み線３７によって制御され、ワード線によって制御さ
れるトランジスタ１および２とそれぞれ直列に接続され
ている。他の部分については第３図のＣＡＭセルと同じ
である。このような構成にすると、第６図のＣＡＭセル
の場合と同様に複数のワードに対する同時部分書込みが
可能になるが、次に説明するようにワード線と部分書込
み制御線のタイミングによってデータが破壊されるとい
う問題が生じる。

第８図は、第７図のＣＡＭセルの一部に着目した等価回
路であり、２４は記憶ノード２０の蓄積容量、２５はノ
ード２２の浮遊容量である。以下、第８図の等価回路と
第９図のタイミング図を用いてデータ破壊の問題につい
て説明する。

第９図において、ワード線８、部分書込み制御線３７、
およびビット線６をｒＨ，にしてトランジスタ１，３５
をオン状態にした後、時刻１０においてワード線８を「
Ｌ」にしてトランジスタ１をオフ状態にする。このとき
、記憶ノード２０にはｒ）（Ｊが書込まれ、その電位を
ＶＨＯとする。

次に、時刻む１においてビット線６がｒｌＪになるとノ
ード２２はトランジスタ３５を介してディスチャージさ
れ、電位はＯになる。時刻ｔ２において部分書込み制御
線３７が「Ｌ」になってトランジスタ３５がオフ状態に
した後、時刻ｔ３においてワード線８がｒ）（Ｊになる
と、トランジスタｌがオン状態になり、記憶ノード２０
に蓄積されている電荷の一部がノード２２に転送され、
蓄積ノード２０およびノード２２の電位はＶＨＩになる
。いま、記憶ノード２０の蓄積容置２４をＣｓ、ノード
２２の浮遊容量２５をＣｒにすると、となる。

以後、時刻ｔ４．ｔ５．・・・において部分書込み制御
線３７とワード線８が交互にｒＨ，となることを繰り返
すと、上述したような浮遊容量２５によるチャージポン
プ作用によって記憶ノード２０の電位が下がり、最終的
にデータが破壊される。

この発明は上記のような種々の問題点を解消するために
なされたもので、複数のワードに対する同時部分書込み
が可能で、しかも、構成素子数が少ない半導体記憶装置
を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係わる半導体記憶装置は、ビット線。

ワード線ならびにビット線と対をなし互いに相補関係に
ある第１および第２の制御信号線に接続されたメモリセ
ルを含む半導体記憶装置であって、メモリセルは、情報
を記憶する記憶ノード、第１および第２のスイッチ手段
を備えたものであり、第１のスイッチ手段はビット線と
記憶ノードとの間に接続され、第２のスイッチ手段は第
１のスイッチ手段の制御端子とワード線との間に接続さ
れ、これらは第１および第２の制御信号線により制御さ
れ、第１の制御信号線が活性状態、第２の制御信号線が
非活性状態であれば、第２のスイッチ手段が導通状態に
なり第１のスイッチ手段はワード線によって制御され、
かつ、第１の制御信号線が非活性状態、第２の制御信号
線が活性状態であれば、第１および第２のスイッチ手段
はともに非導通となるように制御されるよう構成したも
のである。

〔作用〕

この発明に係わる半導体記憶装置においては、情報の書
込み時に、第１の制御信号線が活性状態で、第２の制御
信号線が非活性状態であれば、第２のスイッチ手段が導
通状態になる。そのため、第１のスイッチ手段はワード
線によって制御されて、ワード線が活性状態になれば第
１のスイッチ手段が導通状態になってビット線の情報が
記憶ノ−ドに書込まれる。一方、情報の書込み時に、第
１の制御信号線が非活性状態で、第２の制御信号線が活
性状態であれば、第１および第２のスイッチ手段はとも
に非導通になり、ワード線およびビット線の状態に係わ
らず記憶ノードへの書込みが禁止される。

〔実施例〕

以下、この発明の実施例を図面を参照しながら説明する
。

第１図は、この発明の第１の実施例による半導体記憶装
置を示す回路図である。第１のＣＡＭセルは、７個のｎ
チャネルＭＯＳトランジスタ１〜５．５０．５１からな
る。トランジスタ１はビット線６と記憶ノード２０との
間に接続され、トランジスタ２は反転ビット線７と反転
記憶ノード２１との間に接続されている。トランジスタ
５０はワード線８とトランジスタ１および２のゲートと
の間に接続され、その導通状態は部分書込み制御線３７
によって制御される。トランジスタ５１は部分書込み制
？ｆｌｌ＊　（第１の制御信号線）３７とトランジスタ
１および２のゲートとの間に接続され、その導通状態は
反転部分書込み制御線（第２の制御信号線）３８によっ
て制御される。他の部分については第３図のＣＡＭセル
と同じである。

次に、第１図のＣＡＭセルの動作について説明する。

部分書込み制御線３７が「Ｈ」、反転部分書込み制御線
３８が「Ｌ」のとき、トランジスタ５０はオン、トラン
ジスタ５１はオフであり、トランジスタ１および２のゲ
ートはトランジスタ５０を介してワード線８に接続され
るので、その動作は第３図のＣＡＭセルと等価である。

一方、部分書込み制御線３７が「Ｌ」、反転部分書込み
制御線３８がｒｌ（Ｊのとき、トランジスタ５０はオフ
、トランジスタ５１はオンであり、トランジスタ１およ
び２のゲートはトランジスタ５１を介して部分書込み制
御線３７に接続されるので「Ｌ」となり、ワード線８の
状態に係わらずトランジスタｌおよび２はオフ状態とな
る。

従って、部分書込み動作のときに書込みを禁止したいビ
ットに対応する部分書込み制御線３７を「Ｌ」、反転部
分書込み制御線３８をｒＨ，にし、その以外のときは、
部分書込み制御線３７をｒＨ，、反転部分書込み制御線
３８を「Ｌ」にすれば、第３図ＯＣＡ、　Ｍセルと同等
の機能に加えて、少ない素子数で複数ワードに対する同
時書込みが可能になる。

また、第２図は、この発明の第２の実施例による半導体
記憶装置の回路図である。本実施例では、トランジスタ
５０のゲートを並列接続されたトランジスタ５２．５３
を介して部分書込み制御線３７に接続し、トランジスタ
５２のゲートを部分書込み制御線３７に、トランジスタ
５３のゲートを反転部分書込み制御線３８に接続してい
る。

第１図のＣＡＭセルでは、記憶ノード２０に「Ｈ」を書
込む場合、部分書込み制御線３７．ワード線８およびビ
ット線６のｒＨ」のレベルが電源電圧Ｖｃｃに等しいと
すると、トランジスタ１２のゲート電圧はＶｃｃ−Ｖｔ
ｈ　（Ｖｔｈはトランジスタのしきい値電圧）になり、
記憶ノード２０にはＶｃｃ−２Ｖｔｈの電圧しか書込ま
れない。

第２図のＣＡＭセルでは、部分書込み制御線３７をＶｃ
ｃにすると、ダイオード接続されたトランジスタ５２を
介してトランジスタ５０のゲート（ノード６０）はＶｃ
ｃ−Ｖｔｈに充電される。この後、ワード線８をＶｃｃ
に昇圧すると、トランジスタ５０のゲート容量によるセ
ルフブースト効果によってノード６０はＶｃｃ以上に昇
圧され、トランジスタ１，２のゲート電圧はワード線８
の電圧に等しくなる。従って、記憶ノード２０には第３
図のＣＡＭセルと同様にＶｃｃ−Ｖｔｈの電圧が書込ま
れる。部分書込み制御線３７を「Ｌ」、反転部分書込み
制御線３８を「Ｈ」にすると、トランジスタ５１．５３
がオンになり、トランジスタ１，２．５０のゲートを「
Ｌ」にディスチャージする。

従って、本実施例では、上記第１の実施例と同様に少な
い素子数で複数ワードに対する同時書込みが可能となる
とともに、さらにこれに加えて記憶ノード２０にＶｃｃ
−Ｖｔｈの電圧を書込むことができる。

なお、上記の第１および第２の実施例におけるスイッチ
素子はすべてｎチャネルＭＯ３Ｉ−ランジスタにより構
成されているが、他のスイッチ素子を用いてもよく、こ
の場合においても同様の機能を有するＣＡＭセルを構成
することができる。

〔発明の効果〕

以上のようにこの発明によれば、情報を記憶する記憶ノ
ード、記憶ノードとビット線との間に接続された第１の
スイッチ手段、第１のスイッチ手段の制御端子とワード
線との間に接続された第２のスイッチ手段、ビット線と
対をなし互いに相補関係にある第１および第２の制御信
号線とを含むようにメモリセルを構成し、第１の制御信
号線が活性状態、第２の制御信号線が非活性状態のとき
、第２のスイッチ手段を導通状態として第１のスイッチ
手段をワード線の状態によって制御し、一方、第１の制
御信号線が非活性状態、第２の制御信号線が活性状態の
とき、第１および第２のスイ・ソチ手段を非導通状態と
するようにしたので、部分書込み動作のときに書込みを
禁止したいビットに対応する第１の制御信号線を非活性
状態、第２の制御信号線を活性状態にし、その以外のと
きは、第１の制御信号線を活性状Ｂｉ５第２の制御信号
線を非活性状態とすることにより、複数のワードに対す
る同時部分書込み機能を有するＣＡＭセルを少ない素子
数で構成できる効果がある。

【図面の簡単な説明】

第１図はこの発明の第１の実施例による半導体記憶装置
の構成を示す回路図、第２図はこの発明の第２の実施例
による半導体記憶装置の構成を示すを示す回路図、第３
図は従来のＣＡＭセルを示す回路図、第４図は４個のＣ
ＡＭセルからなるワードを示す図、第５図は４個のワー
ドからなるアレイを示す図、第６図ないし第８図は複数
ワードに対して同時部分書込み可能な従来技術によるＣ
ＡＭセルを示す回路図、第９図は従来のＣＡＭセルの動
作を説明するタイミング図である。 図において、１〜５．３２〜３６．５０〜５３はｎチャ
ネルＭＯＳトランジスタ、６はビット線、７は反転ビッ
ト線、８はワード線、１０は一致線、２０は記憶ノード
、２１は反転記憶ノード、３７は部分書込み制御信号線
（第１の制御信号線）、３８は反転部分書込み制御信号
線（第２の制御信号線）を示す。 なお図中同一符号は同−又は相当部分を示す。 第２図

Claims (1)

【特許請求の範囲】
1. （１）情報を記憶する記憶ノードと、 該記憶ノードとビット線との間に接続された第１のスイ
   ッチ手段と、 該第１のスイッチ手段の制御端子とワード線との間に接
   続された第２のスイッチ手段と、 前記ビット線と対をなし、互いに相補関係にある第１お
   よび第２の制御信号線とを備え、 前記第１の制御信号線が活性状態、前記第２の制御信号
   線が非活性状態の時、前記第２のスイッチ手段が導通状
   態となり、前記第１のスイッチ手段は前記ワード線の状
   態によって制御され、かつ、前記第１の制御信号線が非
   活性状態、前記第２の制御信号線が活性状態の時は、前
   記第１および第２のスイッチ手段とも非導通状態となる
   よう構成されたメモリセルを含むことを特徴とする半導
   体記憶装置。