JPH0486022A - パルス計数読み出し回路 - Google Patents
パルス計数読み出し回路Info
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- JPH0486022A JPH0486022A JP20047490A JP20047490A JPH0486022A JP H0486022 A JPH0486022 A JP H0486022A JP 20047490 A JP20047490 A JP 20047490A JP 20047490 A JP20047490 A JP 20047490A JP H0486022 A JPH0486022 A JP H0486022A
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- 238000001514 detection method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、パルス計数読み出し回路乙こ関し、特許こ通
信装置のオンラインパフォーマンスモニタリング機能へ
の応用乙こ係るパルス計数読み出し回路に関する。
信装置のオンラインパフォーマンスモニタリング機能へ
の応用乙こ係るパルス計数読み出し回路に関する。
通信装置相互のデータ伝送品質を監視するために、ＣＲ
Ｃ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ
）などを用いたエラーカウントを常時行い、その結果を
上位のＣＰ Ｕ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ）によって、周期的に読み出すオンライ
ンパルス計数読み出し回路がある。このような回路では
、正確なデータを収集するため、ＣＰＬＩからの読み出
し間隔を正確に等間隔とし、１時刻でデータをサンプリ
ングして収集する必要がある。
Ｃ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ
）などを用いたエラーカウントを常時行い、その結果を
上位のＣＰ Ｕ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ）によって、周期的に読み出すオンライ
ンパルス計数読み出し回路がある。このような回路では
、正確なデータを収集するため、ＣＰＬＩからの読み出
し間隔を正確に等間隔とし、１時刻でデータをサンプリ
ングして収集する必要がある。
従来のオンラインパルス計数読み出し回路では、−度に
読み取り可能なビット（ｂｉｔ）数よりも計数カウント
のｂｉｔ数が大きい場合、上位桁、下位桁を２回以上に
分けて読み取る必要がある。
読み取り可能なビット（ｂｉｔ）数よりも計数カウント
のｂｉｔ数が大きい場合、上位桁、下位桁を２回以上に
分けて読み取る必要がある。
このようなパルス計数読み出し回路の一例を第２図に示
す。第２図において、ｌは下位桁用ｍビットカウンタ（
ＣＮＴ） 、２は上位桁用にビットカウンタ、６はラッ
チ用レジスタ（ＬＡＴＣＨ）、４はセレクタ回路（ＳＥ
Ｌ）、５はＣＰＵである。
す。第２図において、ｌは下位桁用ｍビットカウンタ（
ＣＮＴ） 、２は上位桁用にビットカウンタ、６はラッ
チ用レジスタ（ＬＡＴＣＨ）、４はセレクタ回路（ＳＥ
Ｌ）、５はＣＰＵである。
このようなパルス計数読み出し回路では、前述の１時刻
でデータをサンプリングする条件を保証するために、計
数カウンタ１，２の出力にランチ用レジスタ６を接続す
る。そして、一定時間毎にＣＰＵ５からのラッチクロッ
クｈにより、カウンタ出力を全ビットラッチしてから（
データサンプリングしてから）、再度、ＣＰＵ５によっ
てデータバスセレクタ回路４を制御しながら、数回にわ
けてデータを読み取るという方法をとっている。
でデータをサンプリングする条件を保証するために、計
数カウンタ１，２の出力にランチ用レジスタ６を接続す
る。そして、一定時間毎にＣＰＵ５からのラッチクロッ
クｈにより、カウンタ出力を全ビットラッチしてから（
データサンプリングしてから）、再度、ＣＰＵ５によっ
てデータバスセレクタ回路４を制御しながら、数回にわ
けてデータを読み取るという方法をとっている。
この従来のパルス計数読み出し回路では、必ずラッチ回
路が必要となり、カウンタのビット数分だけレジスタが
多くなるという欠点がある。一般に、１つの装置でエラ
ーの種類毎に異なる計数回路をもつのが普通であり、こ
の場合、ハードウェアに占めるレジスタの割合はかなり
多く、ハードウェア増の一因となっている。
路が必要となり、カウンタのビット数分だけレジスタが
多くなるという欠点がある。一般に、１つの装置でエラ
ーの種類毎に異なる計数回路をもつのが普通であり、こ
の場合、ハードウェアに占めるレジスタの割合はかなり
多く、ハードウェア増の一因となっている。
本発明の目的は、このような欠点を除去し、ハードウェ
アの増加を防止できるパルス計数読み出し回路を提供す
ることにある。
アの増加を防止できるパルス計数読み出し回路を提供す
ることにある。
［課題を解決するための手段］
本発明は、ランダムに到来するパルスを常時カウントし
つつ、一定時間毎にカウント値を読み出す（ｍ＋ｋ）ビ
ットのパルス計数読み出し回路において、 到来するパルスを計数するｍビットのリセット付き下位
桁用バイナリカウンタと、 この下位桁用バイナリカウンタからの出力を計数するに
ビットのリセット付き上位桁用バイナリカウンタと、 下位桁用バイナリカウンタの桁上がりを検出する１ビッ
トのリセット付きレジスタと、ｋビットの上位桁バイナ
リカウンタの読み出しと、この上桁バイナリカウンタお
よび１ビットレジスタに対するリセットとを行い、ｍビ
ットの下位桁バイナリカウンタと１ビットレジスタに対
する読み出しとリセットとを行う計数手段とを有するこ
とを特徴としている。
つつ、一定時間毎にカウント値を読み出す（ｍ＋ｋ）ビ
ットのパルス計数読み出し回路において、 到来するパルスを計数するｍビットのリセット付き下位
桁用バイナリカウンタと、 この下位桁用バイナリカウンタからの出力を計数するに
ビットのリセット付き上位桁用バイナリカウンタと、 下位桁用バイナリカウンタの桁上がりを検出する１ビッ
トのリセット付きレジスタと、ｋビットの上位桁バイナ
リカウンタの読み出しと、この上桁バイナリカウンタお
よび１ビットレジスタに対するリセットとを行い、ｍビ
ットの下位桁バイナリカウンタと１ビットレジスタに対
する読み出しとリセットとを行う計数手段とを有するこ
とを特徴としている。
前述した本発明において、計数手段は、選択信号により
、上位桁用バイナリカウンタの値、または下位桁用バイ
ナリカウンタおよび１ビットレジスタの値を計数値とし
て送り出し、リセット信号により、上位桁用バイナリカ
ウンタおよび１ビットレジスタのリセットと、下位桁用
バイナリカウンタのりセントとを行うセレクタと、この
セレクタに選択信号とリセット信号とを送り、このセレ
クタからの計数値を読み取る処理部とを有しでいる。
、上位桁用バイナリカウンタの値、または下位桁用バイ
ナリカウンタおよび１ビットレジスタの値を計数値とし
て送り出し、リセット信号により、上位桁用バイナリカ
ウンタおよび１ビットレジスタのリセットと、下位桁用
バイナリカウンタのりセントとを行うセレクタと、この
セレクタに選択信号とリセット信号とを送り、このセレ
クタからの計数値を読み取る処理部とを有しでいる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図である。本実
施例は、ランダムに到来するパルスを常時カウントしつ
つ、一定時間毎にカウント値を読み出す（ｍ＋ｋ）ビッ
トのパルス計数読み出し回路であって、ｍビットのリセ
ット付き下位桁用バイナリカウンタ（ＣＮＴ）］と、ｋ
ビットのリセット付き上位桁用バイナリカウンタ（ＣＮ
Ｔ）２と、下位桁用バイナリカウンタ１の桁上がりを検
出する１ビットのリセット付きレジスタ（ＲＥＧ）３と
、ｋビット上位桁バイナリカウンタ２の読み出しと、こ
のカウンタ２と１ビットレジスタ３に対するリセットを
行い、ｍビット下位桁バイナリカウンタ＋１ビットレジ
スタに対する読み出しとリセットとを行うセレクタ回路
（ＳＥＬ）４と、選択信号ｄにより、（ｍ＋１）ビット
またはにビットの値をセレクタ回路４から読み取ると共
に、リセット信号ｅをセレクタ回路４に送るＣＰＵ５と
を備えている。
施例は、ランダムに到来するパルスを常時カウントしつ
つ、一定時間毎にカウント値を読み出す（ｍ＋ｋ）ビッ
トのパルス計数読み出し回路であって、ｍビットのリセ
ット付き下位桁用バイナリカウンタ（ＣＮＴ）］と、ｋ
ビットのリセット付き上位桁用バイナリカウンタ（ＣＮ
Ｔ）２と、下位桁用バイナリカウンタ１の桁上がりを検
出する１ビットのリセット付きレジスタ（ＲＥＧ）３と
、ｋビット上位桁バイナリカウンタ２の読み出しと、こ
のカウンタ２と１ビットレジスタ３に対するリセットを
行い、ｍビット下位桁バイナリカウンタ＋１ビットレジ
スタに対する読み出しとリセットとを行うセレクタ回路
（ＳＥＬ）４と、選択信号ｄにより、（ｍ＋１）ビット
またはにビットの値をセレクタ回路４から読み取ると共
に、リセット信号ｅをセレクタ回路４に送るＣＰＵ５と
を備えている。
このようなパルス計数読み出し回路において、ランダム
に到来するパルス列（ＰＵＬＳＥ）ａを下位桁用カウン
タ１のクロック入力端子ＣＫに接続し、このカウンタ１
の最上位ビットＣＡを上位桁用カウンタ２のクロック入
力端子ＣＫと桁上げ検出用１ビア １□レジスタ３のク
ロック入力端子ＣＫに接続する。１ビットレジスタ３は
、上位桁用カウンタ２と同時にリセットされる。さらに
、下位桁用カウンタ１の出力と１ビットレジスタ３の出
力Ｑをまとめた（ｍ＋１）ビットのデータバスｂと、」
二位桁用カウンタ２の出力のにビットのデータバスＣは
、データバスセレクタ回路４に接続されている。そして
、ＣＰＵ５からの選択信号ｄにより、データバスを切り
替えることによって、それぞれの値をＣＰＵ５が読み出
せるものとする。
に到来するパルス列（ＰＵＬＳＥ）ａを下位桁用カウン
タ１のクロック入力端子ＣＫに接続し、このカウンタ１
の最上位ビットＣＡを上位桁用カウンタ２のクロック入
力端子ＣＫと桁上げ検出用１ビア １□レジスタ３のク
ロック入力端子ＣＫに接続する。１ビットレジスタ３は
、上位桁用カウンタ２と同時にリセットされる。さらに
、下位桁用カウンタ１の出力と１ビットレジスタ３の出
力Ｑをまとめた（ｍ＋１）ビットのデータバスｂと、」
二位桁用カウンタ２の出力のにビットのデータバスＣは
、データバスセレクタ回路４に接続されている。そして
、ＣＰＵ５からの選択信号ｄにより、データバスを切り
替えることによって、それぞれの値をＣＰＵ５が読み出
せるものとする。
また、ＣＰＵ５からのカウンタリセット信号３もセレク
タ回路４で選択することにより、下位桁用カウンタリセ
ット信号ｆと、上位桁用カウンタ２と１ビットレジスタ
３のリセット信号ｇのいずれかが可能なものとする。
タ回路４で選択することにより、下位桁用カウンタリセ
ット信号ｆと、上位桁用カウンタ２と１ビットレジスタ
３のリセット信号ｇのいずれかが可能なものとする。
次に、本実施例の動作を、（ｍ、 −１−ｋ ）ビット
のカウンタ値を読む場合を例として説明する。
のカウンタ値を読む場合を例として説明する。
最初に、ＣＰＵ５により、上位桁用カウンタ２の出力Ｃ
を選択して値をとり込み、その直後ニこ下位桁用カウン
タ１の桁上がり検出用１ビットレジスタ３を含め上位桁
用カウンタ２をリセットする。
を選択して値をとり込み、その直後ニこ下位桁用カウン
タ１の桁上がり検出用１ビットレジスタ３を含め上位桁
用カウンタ２をリセットする。
次に、ＣＰＵ５は、選択信号ｄによりセレクタ４を切り
替え、下位桁用カウンタ出力１と、このカウンタの桁上
がり検出用１ビットレジスタ３の値を読み取る。
替え、下位桁用カウンタ出力１と、このカウンタの桁上
がり検出用１ビットレジスタ３の値を読み取る。
このとき、桁上がりカウンタ３が“０”、つまり桁上が
りのないときは、最初に読んだ上位にビットと２度目に
読んだ下位ｍビットを単純に並べたものが、パルスの計
数値となる。また、桁上がりカウンタ３が“１”、つま
り、桁上がりのあったときは、最初に読んだ上位桁の計
数値に対しＣＰｔＪ５で加算することで、２回の読み取
り時刻の間にカウントアツプされる結果、桁上げを生じ
ても問題なく正確な計数が行える。
りのないときは、最初に読んだ上位にビットと２度目に
読んだ下位ｍビットを単純に並べたものが、パルスの計
数値となる。また、桁上がりカウンタ３が“１”、つま
り、桁上がりのあったときは、最初に読んだ上位桁の計
数値に対しＣＰｔＪ５で加算することで、２回の読み取
り時刻の間にカウントアツプされる結果、桁上げを生じ
ても問題なく正確な計数が行える。
このように、ランダムに到来するパルスを常時カウント
しつつ、一定時間毎にカウント値を読み出ず（ｒｎ−＋
−ｋ）ビットのパルス計数読み出し回路乙こおいて、ｍ
ビットのリセット付き下位桁用バイナリカウンタ、ｋビ
ットのリセット付き上位桁用バイナリカウンタおよび下
位桁用バイナリカウンタの桁上がりを検出する１ビット
のリセット付きレジスタにより構成され、ｍビット上位
桁バイナリカウンタと１ビットレジスタに対する読み出
しとりセットの手段およびにビット下位桁バイナリカウ
ンタ＋１ビットレジスタに対する読み出しとりセントの
手段を備えている。これにより、小規模なハードで、正
確なパルスの計数ができる。
しつつ、一定時間毎にカウント値を読み出ず（ｒｎ−＋
−ｋ）ビットのパルス計数読み出し回路乙こおいて、ｍ
ビットのリセット付き下位桁用バイナリカウンタ、ｋビ
ットのリセット付き上位桁用バイナリカウンタおよび下
位桁用バイナリカウンタの桁上がりを検出する１ビット
のリセット付きレジスタにより構成され、ｍビット上位
桁バイナリカウンタと１ビットレジスタに対する読み出
しとりセットの手段およびにビット下位桁バイナリカウ
ンタ＋１ビットレジスタに対する読み出しとりセントの
手段を備えている。これにより、小規模なハードで、正
確なパルスの計数ができる。
以上説明したように本発明は、従来かなりのハード規模
を必要としだカウンタの出力レジスタを排し、パフォー
マンスモニタリング回路の１時刻サンプリング性を保証
する効果を有する。
を必要としだカウンタの出力レジスタを排し、パフォー
マンスモニタリング回路の１時刻サンプリング性を保証
する効果を有する。
第１図は、本発明の一実施例を示す回路図、第２図は、
従来のパルス計数読み出し回路の一例を示す回路図であ
る。 １・・・・・下位桁用ｍビットカウンタ２・・・・・上
位桁用にビットカウンタ３・・・・・桁上げ検出用１ビ
ットレジスタ４・・・・・セレクタ回路 ５・・・・・ＣＰｔＪ
従来のパルス計数読み出し回路の一例を示す回路図であ
る。 １・・・・・下位桁用ｍビットカウンタ２・・・・・上
位桁用にビットカウンタ３・・・・・桁上げ検出用１ビ
ットレジスタ４・・・・・セレクタ回路 ５・・・・・ＣＰｔＪ
Claims (2)
- （１）ランダムに到来するパルスを常時カウントしつつ
、一定時間毎にカウント値を読み出す（ｍ＋ｋ）ビット
のパルス計数読み出し回路において、到来するパルスを
計数するｍビットのリセット付き下位桁用バイナリカウ
ンタと、 この下位桁用バイナリカウンタからの出力を計数するｋ
ビットのリセット付き上位桁用バイナリカウンタと、 下位桁用バイナリカウンタの桁上がりを検出する１ビッ
トのリセット付きレジスタと、 にビットの上位桁バイナリカウンタの読み出しと、この
上桁バイナリカウンタおよび１ビットレジスタに対する
リセットとを行い、ｍビットの下位桁バイナリカウンタ
と１ビットレジスタに対する読み出しとリセットとを行
う計数手段とを有することを特徴とするパルス計数読み
出し回路。 - （２）計数手段は、 選択信号により、上位桁用バイナリカウンタの値、また
は下位桁用バイナリカウンタおよび１ビットレジスタの
値を計数値として送り出し、リセット信号により、上位
桁用バイナリカウンタおよび１ビットレジスタのリセッ
トと、下位桁用バイナリカウンタのリセットとを行うセ
レクタと、このセレクタに選択信号とリセット信号とを
送り、このセレクタからの計数値を読み取る処理部とを
有する請求項１記載のパルス計数読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20047490A JPH0486022A (ja) | 1990-07-27 | 1990-07-27 | パルス計数読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20047490A JPH0486022A (ja) | 1990-07-27 | 1990-07-27 | パルス計数読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486022A true JPH0486022A (ja) | 1992-03-18 |
Family
ID=16424920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20047490A Pending JPH0486022A (ja) | 1990-07-27 | 1990-07-27 | パルス計数読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0486022A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008271629A (ja) * | 2007-04-16 | 2008-11-06 | Yazaki Corp | パイプケーブル |
| WO2012172700A1 (ja) | 2011-06-17 | 2012-12-20 | 住友電装株式会社 | 経路維持部材付コルゲートチューブ及びワイヤーハーネス |
| WO2013001664A1 (ja) | 2011-06-28 | 2013-01-03 | 住友電装株式会社 | 経路維持部材付コルゲートチューブ及びワイヤーハーネス |
-
1990
- 1990-07-27 JP JP20047490A patent/JPH0486022A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008271629A (ja) * | 2007-04-16 | 2008-11-06 | Yazaki Corp | パイプケーブル |
| WO2012172700A1 (ja) | 2011-06-17 | 2012-12-20 | 住友電装株式会社 | 経路維持部材付コルゲートチューブ及びワイヤーハーネス |
| KR20140003643A (ko) | 2011-06-17 | 2014-01-09 | 스미토모 덴소 가부시키가이샤 | 경로 유지 부재 구비 코르게이트 튜브 및 와이어 하네스 |
| US9252576B2 (en) * | 2011-06-17 | 2016-02-02 | Sumitomo Wiring Systems, Ltd. | Corrugated tube with path-maintaining member and wire harness |
| AU2011371058B2 (en) * | 2011-06-17 | 2016-04-28 | Sumitomo Wiring Systems, Ltd. | Corrugated tube equipped with path-retaining member, and wire harness |
| WO2013001664A1 (ja) | 2011-06-28 | 2013-01-03 | 住友電装株式会社 | 経路維持部材付コルゲートチューブ及びワイヤーハーネス |
| US9362732B2 (en) | 2011-06-28 | 2016-06-07 | Sumitomo Wiring Systems, Ltd. | Corrugated tube with path-maintaining member and wire harness |
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