JPH0486929A - メモリの初期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 概要 メモリの初期化方式に関し、 高速で初期化を行うことができるメモリの初期化方式を
提供することを目的とし、 多数の記憶領域から成る記憶手段と、アドレスバッファ
を介して入力されるアドレス信号をデコードして該記憶
手段の記憶領域のアドレスを選択する列デコーダ及び行
デコーダと、大力バッファを介して入力されるデータを
該記憶手段に入力すると共に、該記憶手段に記憶された
該データを出力バッファを介して出力する際に、該デー
タの入出力の制御を行う入出力回路と、該記憶手段の記
憶領域のアドレス選択及び該記憶手段への該データの入
出力を、行選択信号及び列選択信号及び書き込み信号に
基づいて制御する制御手段とを具備して構成されるメモ
リ回路で、該制御手段により、該記憶手段の記憶領域の
アドレスを順次選択してはその選択された記憶領域に「
０」又は「１」のデータを書き込むことによって、全て
の記憶領域に「０」又は「１」のデータを記憶させて初
期化を行うメモリの初期化方式において、初期化信号に
基づき前記記憶手段の記憶領域のアドレス選択及び該言
己憶手段へのデータの入力を行う初期化制御手段を設け
てメモリ回路を構成し、該初期化制御手段に該初期化信
号を入力することによって、全ての記憶領域に「０」又
は「１」のデータを記憶させて初期化を行う。

産業上の利用分野 本発明は、メモリの初期化方式に関する。

近年、コンビニータシステムの高速化の要求に伴い、Ｃ
Ｐ　Ｕ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎ
ｉｔ）　　からメモリへのアクセスをより高速にし、シ
ステム全体の処理速度を上げる事が要求されている。こ
のため、メモリへのアクセス時間は、年々高速化されて
きているが、システムの立ち上げ時や処理の切換え時に
必要となるメモリの初期化に関しては、メモリの全ての
記憶領域にオール「０」又は「１」を書き込む必要があ
る。このため、メモリの記憶容量の大きいシステム程、
その処理に時間がかかってしまう。即ち、システム全体
の処理時間が遅くなる。従って、この様な大容量のメモ
リであってもその初期化を高速に行うことができ、これ
によってシステム全体の処理時間を速くすることが要望
されている。

従来の技術 従来、Ｄ　ＲＡ　Ｍ（Ｄｙｎａｍｉｃ　Ｒａｎｄｕｍ　
Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等のメモリの初期化を行
う場合、ＣＰＵ或いはＤ　Ｍ　Ａ　Ｃ（Ｄｉｒｅｃｔ　
Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ）
によって、メモリの全ての記憶領域に、同じデータ「０
」又は「１」を書き込んで行っていた。

発明が解決しようとする課題 ところで、上述したメモリの初期化方式においては、メ
モリの記憶領域のアドレスを１つ選択し、この選択され
たアドレスの記憶領域にデータ「０」又は「１」を書き
込み、また、他のアドレスを選択しては同じデータ「０
」又は「１」を書き込むといった動作を繰り返さねばな
らない。このためメモリの記憶容量が大きい程、その初
期化に時間がかかり、高速で初期化が行えないといった
問題があった。

本発明は、このような点に鑑みてなされたものであり、
高速で初期化を行うことができるメモリの初期化方式を
提供することを目的としている。

課題を解決するための手段 第１図は本発明の原理図である。

図中、３はデータＤが記憶される多数の記憶領域から成
る記憶手段である。４は列デコーダ、６は行デコーダで
ある。これらの列デコーダ４及び行デコーダ６は、アド
レスバッファ７を介して入力されるアドレス信号ＡＤＤ
をデコードして記憶手段３の記憶領域のアドレスを選択
する。８は入出力回路であり、この入出力回路８を介し
て、大力バッファ９を介して入力されるデータＤが記憶
手段３０託憶領域に入力されて記憶されると共に、記憶
手段３の記憶領域に記憶されたデータＤが出力バッファ
１０を介して出力される。１１は制御回路であり、行選
択信号ＲＡＳ及び列選択信号ＣＡＳ及び書き込み信号Ｗ
Ｅに基づいて、記憶手段３の記憶領域のアドレス選択及
び言己憶手段３へのデータＤの入出力の制御を行う。２
は本発明の特徴である初期化制御手段であり、初期化信
号ＩＮＴに基づき記憶手段３の言己憶領域のアドレス選
択及び該記憶手段３へのデータＤの入力を行う。

作　　　用 本発明によるメモリの初期化方式によれば、初期化信号
ＩＮＴを初期化制御手段に入力することによって、列デ
コーダ４及び行デコーダ６が制御され、記憶手段３の記
憶領域のアドレスが選択され、また、入力バッファ９が
オープンとなり、出力バッファ１０がクローズとなって
、「０」又は「１」のデータＤが入力バッファ９及び入
出力回路８を介して、記憶手段３の全ての記憶領域に記
憶される。つまり、アドレスの選択された記憶手段３の
全ての記憶領域にオール「０」或いはオール「１」のデ
ータＤが書き込まれるので、高速で初期化が行われる。

実施例 以下、図面を参照して本発明の一実施例について説明す
る。

第２図は本発明の一実施例によるメモリの初期化方式を
説明するための回路図である。

この図はメモリの初期化を高速に行う方式を具現化した
ＲＡＭの回路図である。このＲＡＭ回路１は１チップに
よって実現される。その特徴とするところはイニシャル
コントロールＢ２が設ケられていることである。このイ
ニシャルコントロール部２は、入力された初期化信号Ｉ
ＮＴに基づく制御によって、メモリセル部３の初期化を
行うようにするものである。

最初に第２図に示す全体の回路構成について説明してお
く。

メモリセル部３は、データを記憶するメモリセルが１２
８行Ｘ１６列（×８ビット）のマトリクス状に配置され
て構成されている。４はカラムデコーダであり、このカ
ラムデコーダ４にカラムアドレスバッファ５を介して入
力される４ビツトのアドレス信号ＡＯ〜Ａ３をデコード
することによって、メモリセル部３の列アドレスを選択
するものである。６はロウデコーダであり、このロウデ
コーダ６にロウアドレスバッファ７を介して入力される
７ビツトのアドレス信号Ａ４〜ＡＩＯをデコードするこ
とによって、メモリセル部３０行アドレスを選択するも
のである。

８はセンスアンプＩ１０　（入力／出力）回路であり、
このセンス７７１１１０回路８に入力される信号を、そ
の低電圧レベルに感応して増幅することによって、入力
された信号をシステムの電圧レベルまで上げて出力する
ものである。９は入力バッファであり、８ビツトの入力
データ１１〜工８に対応したトライステートバッファか
ら構成されている。１０は出力バッファであり、８ビツ
トの出力データ０１〜０８に対応したトライステートバ
ッファから構成されている。

１１はコントロール部であり、カラムデコーダ４、ロウ
デコーダ６、センスアンプ１フ○回路８、入力バッファ
９及び出力バッファ１ｏを制御することによって、メモ
リセル部３のアドレスを設定し、入力データ１ｌ−Ｉ８
の書き込み、及び出力データ０１〜０８の読み出しを行
う。

通常のデータの書き込み／読み出しを行う場合は、イニ
シャルコントロール部２に入力される初期化信号ＩＮＴ
をｒｌＪレベルに設定しておく。

このように初期化信号ＩＮＴを「Ｌ」レベルに設定する
ことによって、各ゲー）２ａ〜２ｄの一方の入力端にそ
の「Ｌ」レベルが付与され、各ゲート２ａ〜２ｄの出力
レベルが他方の入力端の信号レベルで制御されるように
なる。つまり、コントロール部１１に入力される行選択
信号ＲＡＳＬ。

列選択信号ＣＡＳＬ、ライトイネーブル信号ＷＥＬ１ア
ウトイネーブル信号ＯＷＬを任意に設定することによっ
て、アドレスの設定、入力データ１１〜Ｉ８の書き込み
、及び出力データ０１〜Ｑ８の読み出しが可能となる。

例えば、行選択信号ＲＡＳＬ及び、列選択信号ＣＡＳＬ
を共に「Ｌ」レベルに設定することによって、ゲー）２
ａ、２ｂの出力レベルがｒ）（Ｊとなり、カラムデコー
ダ４及びロウデコーダ６が制御され、これによって、任
意に入力された各アドレス信号ＡＯ〜Ａ３及びＡ４〜Ａ
ＩＯがデコードされ、メモリセル部３の各メモリセルの
アドレスが選択される。更に、この状態で、ライトイネ
ーブル信号ＷＥＬをｒ　Ｉ、　Ｊレベルに設定すると、
ゲート２ｃの出力レベルが「Ｈ」、ゲー）２ｄの出力レ
ベルがｒｌＪとなり、入力バッファ９がオープン、出力
バッファ１０がハイインピーダンス状態となる。これに
よって、入力データ１１〜工８が、入力バッファ９及び
上２２フフフ１１０回路８を介して、メモリセル部３の
選択されたアドレスの記憶場所に記憶される。

また、行選択信号ＲＡＳＬ及び、列選択信号ＣＡＳＬが
共に「Ｌ」レベルの状態で、ライトイネーブル信号ＷＥ
ＬをｒＨＪレベル、アウトイネーブル信号ＯＷＬをｒｌ
Ｊレベルに設定すると、ゲート２Ｃの出力レベルが「Ｌ
」、ゲート２ｄの出力レベルがｒ）（Ｊとなり、入力バ
ッファ９が／”％イインピーダンス状態、出力バッファ
１０がオープンとなる。これによって、メモリセルＢ３
に記憶されたデータが、上２２フフフ１１０回路８及び
出力バッファ１０を介して出力される。

このような構成において、初期化を行う場合を説明する
。

初期化を行う場合は、まず、入力データエ１〜Ｉ８を全
て「０」或いは「１」に設定する。次に、初期化信号Ｉ
ＮＴをｒ）（ｊレベルに設一定する。

この設定によって、ゲー）２ａ、２ｂ、２ｃの出力レベ
ルが「Ｈ」、ゲー）２ｄの出力レベＪしが「Ｌ」となる
。即ち、ゲー）２ａ、２ｂの出力レベルが「Ｈ」となる
ことによって、ロウデコーダ６、カラムデコーダ４及び
上２２フフフ１１０回路８が制御され、メモリセル部３
の全ての記憶場所のアドレスが選択される。また、ゲー
）２ｃの出力レベルが「Ｈ」、ゲー）２ｄの出力レベル
がｒｌＪとなることによって、大力バッファ９がオープ
ン、出力バッファ１０がハイインピーダンス状態となり
、データ書き込み状態となる。これによって、予約設定
された「０」或いは「１」の入力データ１１〜Ｉ８が、
入力バッファ１０及び上２２フフフ１１０回路８を介し
て、メモリセル部３の全ての記憶場所に記憶される。つ
まり、オール「０」或いはオール「ｌ」が書き込まれ、
初期化が完了する。また、メモリセル部３にオール「０
」或いはオール「１」が書き込まれたことを確認するに
は、前述したデータ読み出し状態にすれば良い。

以上説明したように、メモリの初期化を行う場合、初期
化信号ＩＮＴを「Ｈ」レベルに設定することによって、
オール「０」或いはオール「１」に設定した入力データ
エ１〜工８をメモリセル部３の全ての配憶場所に書き込
むことができる。

つまり、従来のようにメモリの記憶領域のアドレスを１
つ選択し、この選択されたアドレスの記憶領域にデータ
「０」又は「１」を書き込み、また、他のアドレスを選
択しては同じデータ「０」又は「１」を書き込むといっ
た動作を繰り返さなくてもよいので、その分、初期化を
高速に行うことができる。

また、このメモリの回路１は、１チップにて実現できる
ので、このようにイニシャルコントロール部２を設けた
としても、サイズ面でデメリットになるようなことがな
く、初期化信号ＩＮＴに基づく制御も速くなり、初期化
の高速性に寄与することになる。

発明の詳細 な説明したように、本発明によれば、高速でメモリの初
期化を行うことができる効果があり、これによって、こ
のメモリを用いるシステム全体の処理時間を速くするこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例によるメモリの初期化方式を
説明するための回路図である。 ２・・・初期化制御手段、 ３・・・記憶手段、 ４・・・列デコーダ、 ６・・・行デコーダ、 ７・・・アドレスバッファ１ ８・・・入出力回路、 ９・・・入力バッファ、 １０・・・出力バッファ、 １１・・・制御手段、 ＩＮＴ・・・初期化信号、 Ｄ・・・データ、 ＡＤＤ・・・アドレス信号、 ＲＡＳ・・・行選択信号、 ＣＡＳ・・・列選択信号、 ＷＥ・・・書き込み信号。

Claims (1)

1. 【特許請求の範囲】 １、多数の記憶領域から成る記憶手段（３）と、アドレ
   スバッファ（７）を介して入力されるアドレス信号（Ａ
   ＤＤ）をデコードして該記憶手段（３）の記憶領域のア
   ドレスを選択する列デコーダ（４）及び行デコーダ（６
   ）と、入力バッファ（９）を介して入力されるデータ（
   Ｄ）を該記憶手段（３）に入力すると共に、該記憶手段
   （３）に記憶された該データ（Ｄ）を出力バッファ（１
   ０）を介して出力する際に、該データ（Ｄ）の入出力の
   制御を行う入出力回路（８）と、該記憶手段（３）の記
   憶領域のアドレス選択及び該記憶手段（３）への該デー
   タ（Ｄ）の入出力を、行選択信号（ＲＡＳ）及び列選択
   信号（ＣＡＳ）及び書き込み信号（ＷＥ）に基づいて制
   御する制御手段（１１）とを具備して構成されるメモリ
   回路で、該制御手段（１１）により、該記憶手段（３）
   の記憶領域のアドレスを順次選択してはその選択された
   記憶領域に「０」又は「１」のデータ（Ｄ）を書き込む
   ことによって、全ての記憶領域に「０」又は「１」のデ
   ータ（Ｄ）を記憶させて初期化を行うメモリの初期化方
   式において、 初期化信号（ＩＮＴ）に基づき前記記憶手段（３）の記
   憶領域のアドレス選択及び該記憶手段（３）へのデータ
   の入力を行う初期化制御手段（２）を設けてメモリ回路
   を構成し、 該初期化制御手段（２）に該初期化信号（ＩＮＴ）を入
   力することによって、全ての記憶領域に「０」又は「１
   」のデータ（Ｄ）を記憶させて初期化を行うことを特徴
   とするメモリの初期化方式。 ２、前記初期化制御手段（２）が設られたメモリ回路を
   １チップ化することを特徴とする請求項１記載のメモリ
   の初期化方式。