JPH0488658A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0488658A JPH0488658A JP2202393A JP20239390A JPH0488658A JP H0488658 A JPH0488658 A JP H0488658A JP 2202393 A JP2202393 A JP 2202393A JP 20239390 A JP20239390 A JP 20239390A JP H0488658 A JPH0488658 A JP H0488658A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の素子間の分離構造、特に、半導体装置の高
集積化と高耐圧化が可能な素子間分離構造に関し、 素子間分離領域が集積回路装置の中で占める面積割合を
最小限度にし、構成素子をフォトリソグラフィーの限界
まで接近させることができる高集積半導体装置を提供す
ることを目的とし、半導体下地基板上に形成され、一部
に該半導体下地基板表面を露出する開口部を有する絶縁
膜上の、絶縁体側壁によって取り囲まれた領域に、該半
導体下地基板から気相成長させた半導体層をもって素子
領域として構成した。
集積化と高耐圧化が可能な素子間分離構造に関し、 素子間分離領域が集積回路装置の中で占める面積割合を
最小限度にし、構成素子をフォトリソグラフィーの限界
まで接近させることができる高集積半導体装置を提供す
ることを目的とし、半導体下地基板上に形成され、一部
に該半導体下地基板表面を露出する開口部を有する絶縁
膜上の、絶縁体側壁によって取り囲まれた領域に、該半
導体下地基板から気相成長させた半導体層をもって素子
領域として構成した。
また、半導体下地基板上に、第１の絶縁膜を形成する工
程と、該第１の絶縁膜をフオトエ・ノチングして素子領
域を取り囲む絶縁体側壁を形成する工程と、該絶縁体側
壁によって取り囲まれた領域の表面上に第２の絶縁膜を
形成する工程と、該第２の絶縁膜の一部をフォトエツチ
ングにより開口して該半導体下地基板の表面を露出せし
める工程と、該半導体下地基板の露出した表面を核とし
て気相成長法によって素子領域を形成する工程を有する
ように構成した。
程と、該第１の絶縁膜をフオトエ・ノチングして素子領
域を取り囲む絶縁体側壁を形成する工程と、該絶縁体側
壁によって取り囲まれた領域の表面上に第２の絶縁膜を
形成する工程と、該第２の絶縁膜の一部をフォトエツチ
ングにより開口して該半導体下地基板の表面を露出せし
める工程と、該半導体下地基板の露出した表面を核とし
て気相成長法によって素子領域を形成する工程を有する
ように構成した。
〔産業上の利用分野］
本発明は、半導体装置の素子間の分離構造、特に、半導
体装置の高集積化と高耐圧化が可能な素子間分離構造に
関する。
体装置の高集積化と高耐圧化が可能な素子間分離構造に
関する。
近年、半導体装置は高集積化が進んでおり、これを構成
する素子の大きさを縮小することと並んで、隣接する素
子の間の距離を短くする素子間分離構造の改善が強く要
求されている。
する素子の大きさを縮小することと並んで、隣接する素
子の間の距離を短くする素子間分離構造の改善が強く要
求されている。
従来、半導体装置を構成する素子間を分離するためのい
くつかの構造が実用化されている。
くつかの構造が実用化されている。
以下、それらの主なものを説明する。
（１）ＬＯＧＯ３絶縁膜による素子間分離構造第５図は
、従来のＬＯＧＯ３絶縁膜による素子間分離構造の断面
図を示す。
、従来のＬＯＧＯ３絶縁膜による素子間分離構造の断面
図を示す。
この図において、４１は半導体基板、４２はソース、４
３はドレイン、４４はゲート絶縁膜、４５はゲート電極
、４６はＬＯＧＯ３絶縁膜、４７はチャネルカットであ
る。
３はドレイン、４４はゲート絶縁膜、４５はゲート電極
、４６はＬＯＧＯ３絶縁膜、４７はチャネルカットであ
る。
この分離構造によると、厚いＬＯＣＯ３絶縁膜４６によ
って効果的に素子間を分離することができるが、ＬＯＣ
Ｏ３絶縁膜４６の先端のいわゆるバーズビークに、半導
体基板４１とＬＯＣＯ３絶縁膜４６の熱的性質の差に起
因する格子欠陥を生じ、また、ＬＯＣＯ３！縁膜４６を
形成するためにあ名程度の幅が必要であるため、高集積
化に支障を来すという問題があった。
って効果的に素子間を分離することができるが、ＬＯＣ
Ｏ３絶縁膜４６の先端のいわゆるバーズビークに、半導
体基板４１とＬＯＣＯ３絶縁膜４６の熱的性質の差に起
因する格子欠陥を生じ、また、ＬＯＣＯ３！縁膜４６を
形成するためにあ名程度の幅が必要であるため、高集積
化に支障を来すという問題があった。
（２）トレンチによる素子間分離構造
第６図は、従来のトレンチによる素子間分離構造の断面
図を示す。
図を示す。
この図において、４８は絶縁物を充填したトレンチであ
り、他は、第５図で同符号を付して説明したものと同じ
である。
り、他は、第５図で同符号を付して説明したものと同じ
である。
この分離構造によると、トレンチ４８の幅を小さくする
ことにより、高集積化することが可能であるが、反面、
アスペクト比を大きくすると、その製造工程においてト
レンチ４８の内部を洗浄することが困難になること、お
よび、トレンチ４Ｂの低部のエツジに熱的ストレスに起
因する格子欠陥が生じやすいという問題があった。
ことにより、高集積化することが可能であるが、反面、
アスペクト比を大きくすると、その製造工程においてト
レンチ４８の内部を洗浄することが困難になること、お
よび、トレンチ４Ｂの低部のエツジに熱的ストレスに起
因する格子欠陥が生じやすいという問題があった。
（３）ＬＯＧＯ３絶縁膜の開口を通して半導体下地基板
から半導体層をエピタキシャル成長させることによる素
子間分離構造 第７図は、従来のＬＯＣＯ３絶縁膜の開口を通して半導
体基板から半導体層をエピタキシャル成長させることに
よる素子間分離構造の断面図を示す。
から半導体層をエピタキシャル成長させることによる素
子間分離構造 第７図は、従来のＬＯＣＯ３絶縁膜の開口を通して半導
体基板から半導体層をエピタキシャル成長させることに
よる素子間分離構造の断面図を示す。
この図において、４９がＬＯＣＯ３絶縁膜、５０が絶縁
体側壁である他は、第５図において同符号を付して説明
したものと同じである。
体側壁である他は、第５図において同符号を付して説明
したものと同じである。
この分離構造によると、ＬＯＣＯ３絶縁Ｗｌ１４９の上
方にソース４２、ドレイン４３を形成することができる
ため集積度を高くすることができるが、熱酸化工程を用
いた従来のＬＯＧＯ３絶縁膜を併用しているため、製造
に要する時間が長いこと、および、半導体と絶縁膜の熱
膨張係数の違いに起因する格子欠陥がＬＯＣＯ３絶縁膜
の端部に生じやすく、それがエピタキシャル層に悪影響
を与えるおそれがあり、さらに、バーズビークが高集積
化の支障になるという問題があった。
方にソース４２、ドレイン４３を形成することができる
ため集積度を高くすることができるが、熱酸化工程を用
いた従来のＬＯＧＯ３絶縁膜を併用しているため、製造
に要する時間が長いこと、および、半導体と絶縁膜の熱
膨張係数の違いに起因する格子欠陥がＬＯＣＯ３絶縁膜
の端部に生じやすく、それがエピタキシャル層に悪影響
を与えるおそれがあり、さらに、バーズビークが高集積
化の支障になるという問題があった。
〔発明が解決しようとする課題］
本発明は、上記の従来技術のもつ問題点を除き、素子間
分離領域が集積回路装置の中で占める面積割合を最小限
度にし、構成素子をフォトリソグラフィーの限界まで接
近させることができる高集積半導体装置を提供すること
を目的とする。
分離領域が集積回路装置の中で占める面積割合を最小限
度にし、構成素子をフォトリソグラフィーの限界まで接
近させることができる高集積半導体装置を提供すること
を目的とする。
〔課題を解決するための手段］
本発明にかかる半導体装置においては、半導体下地基板
上に形成され、一部に該半導体下地基板表面を露出する
開口部を有する絶縁膜上の、絶縁体側壁によって取り囲
まれた領域に、該半導体下地基板から気相成長させた半
導体層をもって素子領域とする構成を採用した。
上に形成され、一部に該半導体下地基板表面を露出する
開口部を有する絶縁膜上の、絶縁体側壁によって取り囲
まれた領域に、該半導体下地基板から気相成長させた半
導体層をもって素子領域とする構成を採用した。
また、本発明にかかる半導体装置の製造方法においては
、半導体下地基板上に、第１の絶縁膜を形成する工程と
、該第１の絶縁膜をフォトエツチングして素子領域を取
り囲む絶縁体側壁を形成する工程と、該絶縁体側壁によ
って取り囲まれた領域の表面上に第２の絶縁膜を形成す
る工程と、該第２の絶縁膜の一部をフォトエツチングに
より開口して該半導体下地基板の表面を露出せしめる工
程と、該半導体下地基板の露出した表面を核として気相
成長法によって素子領域を形成する工程を採用した。
、半導体下地基板上に、第１の絶縁膜を形成する工程と
、該第１の絶縁膜をフォトエツチングして素子領域を取
り囲む絶縁体側壁を形成する工程と、該絶縁体側壁によ
って取り囲まれた領域の表面上に第２の絶縁膜を形成す
る工程と、該第２の絶縁膜の一部をフォトエツチングに
より開口して該半導体下地基板の表面を露出せしめる工
程と、該半導体下地基板の露出した表面を核として気相
成長法によって素子領域を形成する工程を採用した。
（作用〕
本発明のように、絶縁膜の上に絶縁体側壁で取り囲んだ
領域内に成長させた半導体層によって素子領域を構成す
ると、個々の素子は絶縁膜の中に浮いた構造になり、側
壁を絶縁体層をフォトエツチングによって形成するから
、素子間の分離が必要最小限の分離層面積で可能となっ
て、半導体装置の高集積化に寄与するところが大きい。
領域内に成長させた半導体層によって素子領域を構成す
ると、個々の素子は絶縁膜の中に浮いた構造になり、側
壁を絶縁体層をフォトエツチングによって形成するから
、素子間の分離が必要最小限の分離層面積で可能となっ
て、半導体装置の高集積化に寄与するところが大きい。
また、あらかしめ、素子間分離用の絶縁体側壁を形成し
た後に半導体層を成長すると、素子間分離のための工程
によって素子領域が損傷を受けることがない。
た後に半導体層を成長すると、素子間分離のための工程
によって素子領域が損傷を受けることがない。
（実施例〕
以下、本発明の実施例を図面に基づいて説明する。
（ｌン第１実施例
第１図（１）〜（６）は、本発明の第１実施例の製造工
程図である。
程図である。
図において、■はＰ型Ｓｉ下地基板、２は厚い側壁用Ｓ
ｉＯ□膜、３は成長マスク用Ｓｉｎｇ、４は開口、５は
Ｓｉ気相成長層、６はソース、７はドレイン、８はゲー
ト絶縁膜、９はゲートである。
ｉＯ□膜、３は成長マスク用Ｓｉｎｇ、４は開口、５は
Ｓｉ気相成長層、６はソース、７はドレイン、８はゲー
ト絶縁膜、９はゲートである。
この第１図にしたがってその製造工程を説明する。
第１図（１）（ＣＶＤＳ ｉｏ□成長）比抵抗が１０Ω
・ｃｍで結晶面（１００）を上に向けたｐ型Ｓｉ下地基
板１の上に、ＣＶＤ法によって側壁用Ｓｔ０．膜２を３
０００人の厚さに堆積する。
・ｃｍで結晶面（１００）を上に向けたｐ型Ｓｉ下地基
板１の上に、ＣＶＤ法によって側壁用Ｓｔ０．膜２を３
０００人の厚さに堆積する。
第１図（２）（ＳｉＯｘ膜のパターニング）Ｓｉｎ、膜
２をフォトエツチングによってパターニングして、将来
の素子領域を取り囲む位置に、側壁用のＳ ｉ Ｏ！膜
２を形成する。
２をフォトエツチングによってパターニングして、将来
の素子領域を取り囲む位置に、側壁用のＳ ｉ Ｏ！膜
２を形成する。
第１図（３）（熱酸化）
熱酸化によって将来素子領域となる領域に厚さ１０００
人程度０成長マスク用５ＩＯＺ膜３を形成する。
人程度０成長マスク用５ＩＯＺ膜３を形成する。
なお、Ｓ ｉ Ｏｚ膜の下に、チャネルカットのための
Ｂ゛を注入しておくとよい。
Ｂ゛を注入しておくとよい。
第１図（４）（異方性エツチング）
ＳｉＯ□膜３の一部を、異方性エツチングにより除去し
て開口４を形成し、エピタキシャル成長の種となる半導
体下地基板１の（１００）単結晶平面を露出させる。
て開口４を形成し、エピタキシャル成長の種となる半導
体下地基板１の（１００）単結晶平面を露出させる。
第１図（５）（Ｓｉ層の気相成長）
絶縁体側壁２内に厚さ３０００人程度のＳｉ層５を気相
成長する。
成長する。
この成長によって、単結晶露出平面の上には単結晶Ｓｉ
層が成長し、ＳｉＯ□膜３の上には多結晶Ｓｉ層が成長
する。
層が成長し、ＳｉＯ□膜３の上には多結晶Ｓｉ層が成長
する。
このＳｉ層の気相成長は、５ｉＨＣｊ２３の５〜６ｔｏ
ｒｒの減圧雰囲気を用い、Ｍ板温度を１０００゛Ｃに保
つことにより行うことができる。
ｒｒの減圧雰囲気を用い、Ｍ板温度を１０００゛Ｃに保
つことにより行うことができる。
また、直接、単結晶を成長させることに代えて、半導体
基板を４００〜５００ ”Ｃに保ち、低圧の気相成長法
を用い、Ｓ ｉ ＨＣｊ２３を熱分解して非晶質シリコ
ンを形成し、または、半導体基板を５００〜６００ ’
Ｃに保って多結晶シリコンを形成した後に、１１５０゛
Ｃ程度の高温熱処理を加えて単結晶化してもよい。
基板を４００〜５００ ”Ｃに保ち、低圧の気相成長法
を用い、Ｓ ｉ ＨＣｊ２３を熱分解して非晶質シリコ
ンを形成し、または、半導体基板を５００〜６００ ’
Ｃに保って多結晶シリコンを形成した後に、１１５０゛
Ｃ程度の高温熱処理を加えて単結晶化してもよい。
第１図（６）（デバイス形成）
このＳｉ層５の上に、従来公知の製造工程を用いて、ソ
ース６、ドレイン７、ゲート絶縁膜８、ゲート９を形成
し配線を行ってＭＯ３ＦＥＴ集積回路を完成する。
ース６、ドレイン７、ゲート絶縁膜８、ゲート９を形成
し配線を行ってＭＯ３ＦＥＴ集積回路を完成する。
なお、このとき、エツジ部３ａ、３ｂに九〇を帯びさせ
てやれば効果は大きい。
てやれば効果は大きい。
（２）第２実施例
第２図（１）〜（３）は、本発明の第２実施例の製造工
程図である。
程図である。
この図において、１１はＰ型Ｓｉ下地基板、１２はｓｉ
ｏ、ｌｌ＊、１３はＳｉ３Ｎ、膜、１４は側壁用ＳｉＯ
□膜、１５は開口である。
ｏ、ｌｌ＊、１３はＳｉ３Ｎ、膜、１４は側壁用ＳｉＯ
□膜、１５は開口である。
この第２図にしたがってその製造工程を説明する。
第２図（１） （Ｓ ｉ Ｏｚ ＠、 Ｓ Ｌ３ Ｎａ
Ｍ、Ｓ ｉ０２膜の形成） ｐ型Ｓｉ下地基板１１上にＳ ｒ Ｏｚ Ｗ＃１２を熱
酸化法またはＣＶＤ法によって１０００人の厚さに形成
した後、Ｓｉ、Ｎａ膜１３をＣＶＤ法によって５００人
の厚さに形成する。
Ｍ、Ｓ ｉ０２膜の形成） ｐ型Ｓｉ下地基板１１上にＳ ｒ Ｏｚ Ｗ＃１２を熱
酸化法またはＣＶＤ法によって１０００人の厚さに形成
した後、Ｓｉ、Ｎａ膜１３をＣＶＤ法によって５００人
の厚さに形成する。
そしてその上に、側壁用ＳｉＯ□膜１４をＣＶＤ法によ
って３０００人の厚さに形成する。
って３０００人の厚さに形成する。
第２図（２）（ＳｉＯ□膜のバターニング）ＳｉＯ□膜
１４を選択的にエツチングによってバターニングし、素
子領域を取り囲むように分離用絶縁体側壁１４を形成す
る。
１４を選択的にエツチングによってバターニングし、素
子領域を取り囲むように分離用絶縁体側壁１４を形成す
る。
このとき、Ｓ ｉａ Ｎａ １１１１３がエツチングの
ストッパーになる。
ストッパーになる。
第２図（３）（Ｓ ｉ３ Ｎ−膜、ＳｉＯ□膜のバター
ニング） Ｓｉ３Ｎ、膜１３およびＳｉＯ□膜１２の一部を選択的
にエツチングして、エピタキシャル成長の種となる半導
体基板の単結晶平面が露出する開口Ｌ５を形成する。
ニング） Ｓｉ３Ｎ、膜１３およびＳｉＯ□膜１２の一部を選択的
にエツチングして、エピタキシャル成長の種となる半導
体基板の単結晶平面が露出する開口Ｌ５を形成する。
その後、側壁１４内に厚さ３０００人のＳｉ層を気相成
長し、その上に、適宜従来公知の製造工程を用いて、ソ
ース、ドレイン、ゲート絶１膜、ゲートを形成してＭＯ
３ＦＥＴ集積回路を完成することは第１実施例と同じで
ある。
長し、その上に、適宜従来公知の製造工程を用いて、ソ
ース、ドレイン、ゲート絶１膜、ゲートを形成してＭＯ
３ＦＥＴ集積回路を完成することは第１実施例と同じで
ある。
（３）第３実施例
第３図（１）〜（３）は、本発明の第３実施例の製造工
程図である。
程図である。
この図において、２１はｐ型Ｓｉ下地基板、２２は厚い
ＳｉＯ□膜、２３は開口である。
ＳｉＯ□膜、２３は開口である。
この第３図にしたがってその製造工程を説明する。
第３図（１）（３１０！膜の形成）
Ｐ型Ｓｉ下地基板２１上に厚いＳｉＯ□ｙ２２をＣＶＤ
法によって４０００人程度０厚さに形成する。
法によって４０００人程度０厚さに形成する。
第３図（２）（ＳｉＯ□膜の第１段フォトエツチング）
Ｓ ｉ ０２ Ｍ２２を、３０００人程度フナトエ・ン
チングし、薄い５ｉｎ２膜を残して、素子領域を取り囲
む形状に、分離用の絶縁体側壁２２を形成する。
チングし、薄い５ｉｎ２膜を残して、素子領域を取り囲
む形状に、分離用の絶縁体側壁２２を形成する。
第３図（３）（ＳｉＯ□膜の第２段フォトエツチング）
上記の第１段のフォトエツチングによって残された薄い
Ｓｉｎ、膜の一部を異方性エツチングにより除去して開
口２３を形成し、エピタキシャル成長の種となる半導体
下地基板１の（１００）単結晶平面を露出させる。
Ｓｉｎ、膜の一部を異方性エツチングにより除去して開
口２３を形成し、エピタキシャル成長の種となる半導体
下地基板１の（１００）単結晶平面を露出させる。
その後の工程は、第１図において説明したものと同様で
ある。
ある。
（４）第４実施例
第４図（１）〜（６）は、本発明の第４実施例の製造工
程図である。
程図である。
この図において、３１はＳｉ下地基板、３２はキャパシ
タホール、３３はキャパシタ誘電体膜、３４は多結晶Ｓ
ｉ層、３５はＳｉＯ□膜、３６はＳｉ３Ｎ４膜、３７は
Ｓｉｎ、膜、３日と３９はともに開口、４０はＳｉ層、
４１はソース、４２はドレイン、４３はゲート絶縁膜、
４４はゲートである。
タホール、３３はキャパシタ誘電体膜、３４は多結晶Ｓ
ｉ層、３５はＳｉＯ□膜、３６はＳｉ３Ｎ４膜、３７は
Ｓｉｎ、膜、３日と３９はともに開口、４０はＳｉ層、
４１はソース、４２はドレイン、４３はゲート絶縁膜、
４４はゲートである。
この第４図にしたがってその製造工程を説明する。
第４図（１）（キャパシタホールのエツチング）比抵抗
１０Ω・ｃｍのｐ型Ｓｉ単結晶の（１００）面に、ＣＣ
１，等の塩素系のガスを用いた反応性イオンエツチング
（ＲＩＥ）によって、直径１．５μｍ１深さ２μｍのキ
ャパシタホール３２を形成する。
１０Ω・ｃｍのｐ型Ｓｉ単結晶の（１００）面に、ＣＣ
１，等の塩素系のガスを用いた反応性イオンエツチング
（ＲＩＥ）によって、直径１．５μｍ１深さ２μｍのキ
ャパシタホール３２を形成する。
第４図（２）（キャパシタ誘電体膜の形成）Ｓｉ下地基
板３１を９００°Ｃに加熱して、厚さ５０人の熱酸化膜
（ＳｉＯ□）を形成し、その上に、ＣＶＤ法によってＳ
ｘ：＝Ｎａ膜を１２ｎｍ積層し、さらにその上に、９０
０ ’Ｃ３０分の酸素雰囲気アニーリングによって表面
を酸化して、キャパシタ誘電体膜３３を形成する。
板３１を９００°Ｃに加熱して、厚さ５０人の熱酸化膜
（ＳｉＯ□）を形成し、その上に、ＣＶＤ法によってＳ
ｘ：＝Ｎａ膜を１２ｎｍ積層し、さらにその上に、９０
０ ’Ｃ３０分の酸素雰囲気アニーリングによって表面
を酸化して、キャパシタ誘電体膜３３を形成する。
つぎに、キャパシタ電極となる、Ａｓを含有する多結晶
Ｓｉ層３４をＣＶＤ法によって堆積してキャパシタホー
ル３２を埋め込む。
Ｓｉ層３４をＣＶＤ法によって堆積してキャパシタホー
ル３２を埋め込む。
第４図（３）（キャパシタ電極の形成）ＣＦ ａを用い
たプラズマエツチングによって、埋め込み層以外に存在
する不純物含有多結晶Ｓｉを除去してキャパシタ電極を
形成する。
たプラズマエツチングによって、埋め込み層以外に存在
する不純物含有多結晶Ｓｉを除去してキャパシタ電極を
形成する。
この場合のエツチングストッパは、基板表面に存在する
キャパシタ誘電体膜（ＳｉＯ□／Ｓｉ３Ｎ ａ ／ Ｓ
ｉ Ｏ□）３３が果たす。
キャパシタ誘電体膜（ＳｉＯ□／Ｓｉ３Ｎ ａ ／ Ｓ
ｉ Ｏ□）３３が果たす。
第４図（４）（成長用マスク、側壁の形成）全面にＣＶ
Ｄ法によってＳｉＯ□膜３５を１０００人積層し、その
上にＣＶＤ法によってＳｉ３Ｎ４膜３６を形成し、さら
にその上にＣＶＤ法によって厚いＳ ｉ ０２）１１（
３７を形成する。
Ｄ法によってＳｉＯ□膜３５を１０００人積層し、その
上にＣＶＤ法によってＳｉ３Ｎ４膜３６を形成し、さら
にその上にＣＶＤ法によって厚いＳ ｉ ０２）１１（
３７を形成する。
そして、このＳｉＯ□膜３７をバターニングして素子側
壁３７を形成する。
壁３７を形成する。
この場合のエツチングストッパはＳｉ３Ｎ４膜３６が果
たす。
たす。
第４図（５）（Ｓｉ層の気相成長）
Ｓｉ下地基板３１の上に単結晶成長の種にするための開
口３８と、キャパシタの電極となる多結晶Ｓｉからその
電極を引き出すための開口３９を形成した後に、Ｓｉ層
４０を気相成長する。
口３８と、キャパシタの電極となる多結晶Ｓｉからその
電極を引き出すための開口３９を形成した後に、Ｓｉ層
４０を気相成長する。
開口３８の上には単結晶が成長し、開口３９の上付近に
は多結晶層が成長する。
は多結晶層が成長する。
第４図（６）（デバイスの形成）
Ｓｉ層４０に従来公知の製造工程を加えて、ソース４１
、ドレイン４２、ゲート絶縁膜４３、ゲート４４からな
るＭＯＳＦＥＴを形成し、そのドレイン４２にキャパシ
タ４５の電極を接続して、ＤＲＡＭの記憶セルを実現す
る。
、ドレイン４２、ゲート絶縁膜４３、ゲート４４からな
るＭＯＳＦＥＴを形成し、そのドレイン４２にキャパシ
タ４５の電極を接続して、ＤＲＡＭの記憶セルを実現す
る。
上記の実施例において説明したことの他、隣接する素子
領域で導電型を変えることによって、０ＭＯ３構造を実
現することができ、また、絶縁体側壁によって取り囲ま
れた素子領域に半導体層を成長するとき、それ以外の部
分には単結晶が成長するから、この部分にバイポーラト
ランジスタを形成することもできる。
領域で導電型を変えることによって、０ＭＯ３構造を実
現することができ、また、絶縁体側壁によって取り囲ま
れた素子領域に半導体層を成長するとき、それ以外の部
分には単結晶が成長するから、この部分にバイポーラト
ランジスタを形成することもできる。
〔発明の効果］
本発明の構成によると、絶縁体の側壁をフォトエツチン
グによってバターニングするから、素子間の分離が必要
最小限度の分離用側壁の面積で可能であり、成長マスク
の開口部付近の成長層は、半導体下地基板を種にしてエ
ピタキシャル成長するから、少なくともチャネル領域が
形成される領域の結晶性は良好であり、半導体層と絶縁
体層が接触する箇所に鋭いエンジがないから、半導体層
と絶縁体層の熱的特性の不整合によって結晶欠陥が生し
るおそれが少なく、また、素子間分離構造を形成する工
程によって結晶が損傷を受けることもなく、半導体装置
の高集積化に寄与するところが大きい。
グによってバターニングするから、素子間の分離が必要
最小限度の分離用側壁の面積で可能であり、成長マスク
の開口部付近の成長層は、半導体下地基板を種にしてエ
ピタキシャル成長するから、少なくともチャネル領域が
形成される領域の結晶性は良好であり、半導体層と絶縁
体層が接触する箇所に鋭いエンジがないから、半導体層
と絶縁体層の熱的特性の不整合によって結晶欠陥が生し
るおそれが少なく、また、素子間分離構造を形成する工
程によって結晶が損傷を受けることもなく、半導体装置
の高集積化に寄与するところが大きい。
第１図（１）〜（６）は本発明の第１実施例の製造工程
図、第２図（１）〜（３）は本発明の第２実施例の製造
工程図、第３図（１）〜（３）は本発明の第３実施例の
製造工程図、第４図（１）〜（６）は本発明の第４実施
例の製造工程図、第５図は従来のＬＯＧＯ３絶縁膜によ
る素子間分離構造の断面図、第６図は、従来のトレンチ
による素子間分離構造の断面図、第７図は、従来のＬＯ
ＣＯ８絶縁膜の開口を通して半導体基板から半導体層を
エピタキシャル成長させることによる素子間分離構造の
断面図を示す。 １−Ｐ型Ｓｉ下地基板、２−厚い側壁用ＳｉＯ□膜、３
−成長マスク用ＳｉＯ□、４−・開口、５・・・Ｓｉ気
相成長層、６− ソース、７− ドレイン、８・−・ゲ
ート絶縁膜、９−・ゲート、ｌ ｌ−ｐ型Ｓｉ下地基板
、１２−・−３ｉＯ，ＷｉＩ、１３−５ ｉ 、 Ｎ４
膜、１４−・−側壁用５ｉＯ７膜、１５・・・開口、２
１−・−ｐ型Ｓｉ下地基板、２２・・・厚いＳｉＯ□膜
、２３開口、３１・−・Ｓｉ下地基板、３２−・キャパ
シタホール、３３−キャパシタ誘電体膜、３４−多結晶
Ｓｉ、３５−３ ｉ ＯＺ膜、３６−’−３ｊ ３ Ｎ
４ ｔｌｉ。 ３７−・・ＳｉＯ□膜、３８．３９・・・開口、４０・
−・Ｓｉ層、４１・・・ソース、４２・・・ドレイン、
４３−・・ゲート絶縁膜、４４−・−ゲート 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
図、第２図（１）〜（３）は本発明の第２実施例の製造
工程図、第３図（１）〜（３）は本発明の第３実施例の
製造工程図、第４図（１）〜（６）は本発明の第４実施
例の製造工程図、第５図は従来のＬＯＧＯ３絶縁膜によ
る素子間分離構造の断面図、第６図は、従来のトレンチ
による素子間分離構造の断面図、第７図は、従来のＬＯ
ＣＯ８絶縁膜の開口を通して半導体基板から半導体層を
エピタキシャル成長させることによる素子間分離構造の
断面図を示す。 １−Ｐ型Ｓｉ下地基板、２−厚い側壁用ＳｉＯ□膜、３
−成長マスク用ＳｉＯ□、４−・開口、５・・・Ｓｉ気
相成長層、６− ソース、７− ドレイン、８・−・ゲ
ート絶縁膜、９−・ゲート、ｌ ｌ−ｐ型Ｓｉ下地基板
、１２−・−３ｉＯ，ＷｉＩ、１３−５ ｉ 、 Ｎ４
膜、１４−・−側壁用５ｉＯ７膜、１５・・・開口、２
１−・−ｐ型Ｓｉ下地基板、２２・・・厚いＳｉＯ□膜
、２３開口、３１・−・Ｓｉ下地基板、３２−・キャパ
シタホール、３３−キャパシタ誘電体膜、３４−多結晶
Ｓｉ、３５−３ ｉ ＯＺ膜、３６−’−３ｊ ３ Ｎ
４ ｔｌｉ。 ３７−・・ＳｉＯ□膜、３８．３９・・・開口、４０・
−・Ｓｉ層、４１・・・ソース、４２・・・ドレイン、
４３−・・ゲート絶縁膜、４４−・−ゲート 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
Claims (8)
- （１）、半導体下地基板上に形成され、一部に該半導体
下地基板表面を露出する開口部を有する絶縁膜上の、絶
縁体側壁によって取り囲まれた領域に、該半導体下地基
板から気相成長させた半導体層をもって素子領域とした
ことを特徴とする半導体装置。 - （２）、請求項１記載の素子領域に、下地基板から電気
的に絶縁されたソース領域とドレイン領域、および、両
領域に接続された配線を有し、さらに該開口部上方の成
長層上に接したゲート絶縁膜およびその上に形成された
ゲート電極からなるＭＯＳＦＥＴが配置されていること
を特徴とする半導体装置。 - （３）、請求項１記載の素子領域に、ＭＯＳＦＥＴと、
そのドレインに接続された電荷蓄積用キャパシタが配置
されていることを特徴とする半導体装置。 - （４）、請求項１記載の隣接する素子領域に形成された
ＭＯＳＦＥＴによって、ＣＭＯＳ構造が構成されている
ことを特徴とする半導体装置。 - （５）、請求項１記載の素子領域に形成された素子が、
該素子領域を取り囲む絶縁体側壁の外に形成されたバイ
ポーラトランジスタと接続されていることを特徴とする
半導体装置。 - （６）、半導体下地基板上に、第１の絶縁膜を形成する
工程と、該第１の絶縁膜をフォトエッチングして素子領
域を取り囲む絶縁体側壁を形成する工程と、該絶縁体側
壁によって取り囲まれた領域の表面上に第２の絶縁膜を
形成する工程と、該第２の絶縁膜の一部をフォトエッチ
ングにより開口して該半導体下地基板の表面を露出せし
める工程と、該半導体下地基板の露出した表面を核とし
て気相成長法によって素子領域を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - （７）、半導体下地基板上に、第１および第２の絶縁膜
をこの順で形成する工程と、第２の絶縁膜をフォトエッ
チングして素子領域を取り囲む絶縁体側壁を形成する工
程と、第１の絶縁膜の一部をフォトエッチングにより開
口して該半導体下地基板の表面を露出せしめる工程と、
該半導体下地基板の露出した表面を核として気相成長法
によって素子領域を形成する工程を有することを特徴と
する半導体装置の製造方法。 - （８）、半導体下地基板上に、厚い絶縁膜を形成する工
程と、該絶縁膜をその底に薄い絶縁膜を残してフォトエ
ッチングして素子領域を取り囲む絶縁体側壁を形成する
工程と、前記工程において残されている薄い絶縁膜一部
をフォトエッチングにより開口して該半導体下地基板の
表面を露出せしめる工程と、該半導体下地基板の露出し
た表面を核として気相成長法によって素子領域を形成す
る工程を有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202393A JPH0488658A (ja) | 1990-08-01 | 1990-08-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202393A JPH0488658A (ja) | 1990-08-01 | 1990-08-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0488658A true JPH0488658A (ja) | 1992-03-23 |
Family
ID=16456752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202393A Pending JPH0488658A (ja) | 1990-08-01 | 1990-08-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0488658A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0730307A3 (en) * | 1995-02-28 | 1999-05-06 | STMicroelectronics, Inc. | FET technology with dielectrically isolated sources and drains |
| EP0747940A3 (en) * | 1995-06-07 | 1999-05-06 | STMicroelectronics, Inc. | Fully-dielectric-isolated FET technology |
| KR20000042847A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 에스오아이 구조의 반도체 소자의 제조방법 |
| EP1109216A1 (en) * | 1999-09-01 | 2001-06-20 | Lucent Technologies Inc. | Process of making a semiconductor device having regions of insulating material formed in a semiconductor substrate |
| US6593174B2 (en) | 1995-02-28 | 2003-07-15 | Stmicroelectronics, Inc. | Field effect transistor having dielectrically isolated sources and drains and method for making same |
| KR20040000017A (ko) * | 2002-06-19 | 2004-01-03 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| JP2007506290A (ja) * | 2003-09-23 | 2007-03-15 | インテル コーポレイション | 絶縁構造部上の半導体チャンネル |
| JP2007141902A (ja) * | 2005-11-15 | 2007-06-07 | Shin Etsu Handotai Co Ltd | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
-
1990
- 1990-08-01 JP JP2202393A patent/JPH0488658A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0730307A3 (en) * | 1995-02-28 | 1999-05-06 | STMicroelectronics, Inc. | FET technology with dielectrically isolated sources and drains |
| US5981318A (en) * | 1995-02-28 | 1999-11-09 | Stmicroelectronics, Inc. | Fully-dielectric-isolated FET technology |
| US6291845B1 (en) | 1995-02-28 | 2001-09-18 | Stmicroelectronics, Inc. | Fully-dielectric-isolated FET technology |
| US6593174B2 (en) | 1995-02-28 | 2003-07-15 | Stmicroelectronics, Inc. | Field effect transistor having dielectrically isolated sources and drains and method for making same |
| EP0747940A3 (en) * | 1995-06-07 | 1999-05-06 | STMicroelectronics, Inc. | Fully-dielectric-isolated FET technology |
| KR20000042847A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 에스오아이 구조의 반도체 소자의 제조방법 |
| EP1109216A1 (en) * | 1999-09-01 | 2001-06-20 | Lucent Technologies Inc. | Process of making a semiconductor device having regions of insulating material formed in a semiconductor substrate |
| KR20040000017A (ko) * | 2002-06-19 | 2004-01-03 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| JP2007506290A (ja) * | 2003-09-23 | 2007-03-15 | インテル コーポレイション | 絶縁構造部上の半導体チャンネル |
| JP2007141902A (ja) * | 2005-11-15 | 2007-06-07 | Shin Etsu Handotai Co Ltd | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
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