JPH0488713A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ゛本発明は遅延回路に関し、特に、遅延時間を任意に調
整できる遅延回路に関するものである。

〔従来の技術〕

一般に集積回路装置を設計開発する場合、設計時におけ
る集積回路の遅延時間の予測精度と、製造時の製造ばら
つきを考慮して、遅延時間に十分な余裕を持たせている
。近年、集積回路の微細製造技術が急速に進歩し、集積
回路の動作速度が向上している一方で、この微細製造技
術の採用に伴い製造技術が複雑化し製造のばらつきが増
加する傾向にある。また、微細素子の特性を予測する技
術の難易度も増し予測誤差も増加する傾向にある。

これらのことにより、遅延時間設計に必要な余裕も増加
し、集積回路の基本的な性能は向上しているのに十分に
その能力を活かしきれないという問題が生じてきている
。

そこでこのような問題を解決するため集積回路の試作後
に遅延値を変更できる遅延回路を集積回路装置内に搭載
しておくという手法がとられている。この手法の採用に
より、遅延時間に対する設計時の余裕を見かけ上削減で
き高性能な集積回路の開発が可能になっている。

第３図は例えば電子情報通信学会１９８９年春季全国大
会予稿集（ｐ５〜２４９）に記載の４種類の遅延値のう
ちから１つを選択可能な従来の遅延回路を示す、第３図
においてｌはデータの入力端子、２はデータの出力端子
、３ａ、３ｂ、３ｃ。

３ｄは各々異なる遅延時間を生じる遅延素子、４は選択
信号に基づいて該４つの遅延素子から１つを選択する選
択回路、５ａ、５ｂは該選択回路に選択入力を与えるた
めの選択信号線、８は上記４つの遅延素子の出力の論理
和をとるＯＲ回路である。

次に動作について説明する。

第３図において、選択信号線５ａ、５ｂからの選択信号
により、遅延素子３ａ、３ｂ、３ｃ、３ｄのうちの所望
の遅延値を有する素子１つを選択回路４で選択する。

第４図は遅延素子３ａ、３ｂ、３ｃ、３ｄによって生じ
る遅延時間を各々ｔ１．ｔ２．ｔ３．ｔ４としたときの
一具体例を示す。入力端子１からの入力データがＬｏｗ
からＨｉｇｈに立ち上がったとき、その信号に対してｔ
ｌの遅延時間が必要なら遅延素子３ａを選択する。この
とき、他の遅延素子３ｂ、３ｃ、３ｄにはＬｏｗの信号
が伝搬される。そしてそれらの遅延素子を介した出力の
論理和をＯＲ回路８でとり、出力端子２から所望の遅延
時間を生じたデータが出力される。同様な動作が、各々
ｔ２．ｔ３．ｔ４なる遅延時間を必要とするときにも行
われる。ここで、遅延素子の選択は２ｂｉｔの選択信号
の値によって、例えば選択信号線５ａに論理値“１”′
を、選択信号線５ｂに論理値′０″を与えて行われる。

このようにして、選択信号の論理値の組合せによって遅
延素子の選択が行われる。

〔発明が解決しようとする課Ｈ） 従来の遅延回路は以上のように構成されているので、遅
延素子を選択するための選択信号線は、例えば遅延素子
の数をＮ個とするとｌｏｇ、Ｎ本を必要となり、遅延素
子の増加と共に入力端子が増大するなどの問題点があっ
た。

本発明は上記のような問題点を解消するためになされた
もので、遅延素子の増加に伴う、該素子選択のための入
力端子の増大を回避することのできる遅延回路を得るこ
とを目的としている。

（課題を解決するための手段〕 本発明に係る遅延回路は、各々が異なった遅延値を持つ
複数の遅延素子のうちから、選択信号に基づいて所望の
遅延素子を選択する選択手段とともに、制御信号入力端
子からのクロック信号をカウントしてカウンタ出力を出
力するカウンタ回路を設け、咳カウンタ出力を上記選択
信号として選択手段に入力するようにしたものである。

〔作用〕

本発明においては、制御信号入力端子からのクロック信
号をカウントしてカウンタ出力を出力するカウンタ回路
を設け、選択回路で所望の遅延素子を選択するための選
択信号として上記カウンタ出力を用いるようにしたから
、必要とされる遅延素子の選択をカウンタ回路への信号
入力端子を用いて行うことができ、遅延素子の増加に伴
う、遅延素子選択のための入力端子の増大を回避するこ
とができる。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は本発明の一実施例による遅延回路を示し、図に
おいて１はデータの入力端子、２はデータの出力端子、
３ａ、３ｂ、３ｃ、３ｄはそれぞれ互いに異なる遅延値
を有する遅延素子、４は選択信号線５ａ、５ｂからの選
択信号に基づいて該４つの遅延回路のうちから１つを選
択する選択回路、６は制御入力信号端子７ａ及びリセッ
ト端子７ｂを有するカウンタ回路で、上記制御入力信号
端子７ａからのクロック信号をカウントしてカウンタ出
力を上記選択信号として選択信号線５ａ。

５ｂに出力するとともに、上記リセット端子７ｂからの
リセット信号により出力をリセットするよう構成されて
いる。また８は上記各遅延素子３ａ〜３ｄの論理和をと
るＯＲ回路である。

また第２図はリセットした後に入力するクロック数と、
選択される遅延素子との関係の一興体例を示している。

次に動作について説明する。

リセット端子７ｂにリセット信号を入力することによっ
て、カウンタ回路６を初期状態、即ち遅延素子３ａが選
択されている状態にする０次に制御信号入力端子７ａか
らクロック信号を入力することにより、選択信号として
のカウンタの出力が順次カウントアンプしていく、この
カウンタ出力は選択回路４に入力され、選択信号として
機能する６例えば遅延素子３ｂによる遅延時間を得たい
ときにはリセットした後クロックを一回入力すればよい
、そして、所望とされる遅延時間は従来の技術として同
様に作り出される。

このように本実施例では、制御信号入力端子７ａからの
クロック信号をカウントしてカウンタ出力を出力するカ
ウンタ回路６を設け、選択回路４で所望の遅延素子を選
択するための選択信号として上記カウンタ出力を用いる
ようにしたので、必要とされる遅延素子の選択を２個の
外部入力端子。

つまり制御信号入力端子７ａ及びリセット端子７ｂによ
り行うことができる。この結果遅延素子の選択に必要に
なる信号の入力端子を、カウンタ回路への信号入力端子
７ａ、７ｂの２個に固定することができ、言い換えると
遅延素子の数がどれだけ増えても選択のために必要な入
力端子は上記２つの端子のみでよく、遅延素子選択のた
めの入力端子の増大を回避することができる。

なお、上記実施例では、遅延素子を４個を用いた場合に
ついて説明したが、遅延素子の個数はこれに限るもので
はなく、さらに多くてもよい、また、カウンタに入力す
るクロック数と遅延量を一致させることによって、例え
ばクロックを一回入力することによって１の遅延量を、
クロックを二回入力することによって２の遅延量を得ら
れるような対応関係を持たせた遅延回路も実現できる。

〔発明の効果〕

以上のようにこの発明に係る遅延回路によれば、制御信
号入力端子からのクロック信号をカウントしてカウンタ
出力を出力するカウンタ回路を設け、ｉＡ沢回路で所望
の遅延素子を選択するための選択信号として上記カウン
タ出力を用いるようにしたので、必要とされる遅延素子
の選択をカウンタ回路への信号入力端子を用いて行うこ
とができ、遅延素子の増加に伴う、遅延素子選択のため
の入力端子の増大を回避することができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による遅延回路を示す図、
第２図は第１図の遅延回路の動作の一興体例を示す図、
第３図は従来の遅延回路を示す図第４図は該遅延回路の
動作を示す図である。 １は入力端子、２は出力端子、３ａ、３ｂ、３ｃ、３ｄ
は遅延素子、４は選択回路、５ａ、５ｂは選択信号線、
６はカウンタ回路、７ａは制御信号入力端子、７ｂはリ
セット端子、８はＯＲ回路である。 なお、図中同一符号は同一または相当部分を示す。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. （１）データ入力端子とデータ出力端子との間に並列に
   接続され、それぞれ相異なる遅延値を有する複数の遅延
   素子と、選択信号に応じて上記遅延素子の一つを選択す
   る選択手段とを備え、データ入力端子から入力されたデ
   ータを、選択された遅延素子の遅延値に対応した時間経
   過後データ出力端子から出力する遅延回路において、 制御信号入力端子を有し、該端子からのクロック信号を
   カウントしてカウンタ出力を出力するカウンタ回路を設
   け、 該カウンタ出力を上記選択信号として選択手段に入力す
   るようにしたことを特徴とする遅延回路。