JPH04908A - ディジタル・フィルタ装置 - Google Patents
ディジタル・フィルタ装置Info
- Publication number
- JPH04908A JPH04908A JP10231890A JP10231890A JPH04908A JP H04908 A JPH04908 A JP H04908A JP 10231890 A JP10231890 A JP 10231890A JP 10231890 A JP10231890 A JP 10231890A JP H04908 A JPH04908 A JP H04908A
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- JP
- Japan
- Prior art keywords
- delay
- output
- filter
- outputs
- coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はディジタル・フィルタ装置に関し、より具体的
には、画像信号処理に適したディジタル・フィルタ装置
に関する。
には、画像信号処理に適したディジタル・フィルタ装置
に関する。
［従来の技術］
ディジタル・フィルタ装置は、コンパクト・ディスクや
ディジタル・オーディオ・テープの機器で広く使用され
ているが、近年、テレビ信号処理にも使用されるように
なった。例えば、有限インパルス応答（Ｆ Ｉ Ｒ）型
フィルタは、平坦な群遅延特性（直線位相）を持つこと
から、波形伝送が目的のテレビ信号処理で好んで使用さ
れる。
ディジタル・オーディオ・テープの機器で広く使用され
ているが、近年、テレビ信号処理にも使用されるように
なった。例えば、有限インパルス応答（Ｆ Ｉ Ｒ）型
フィルタは、平坦な群遅延特性（直線位相）を持つこと
から、波形伝送が目的のテレビ信号処理で好んで使用さ
れる。
電子スチル・カメラを例に取ると、従来例では、輝度信
号用に１個、色信号（Ｒ，Ｇ、Ｂ）処理用に３個のＦＩ
Ｒフィルタが設けられていた。このように４個のＦＩＲ
フィルタを設けると、回路規模が大きくなり、消費電力
も著しく大きくなる。
号用に１個、色信号（Ｒ，Ｇ、Ｂ）処理用に３個のＦＩ
Ｒフィルタが設けられていた。このように４個のＦＩＲ
フィルタを設けると、回路規模が大きくなり、消費電力
も著しく大きくなる。
そこで本出願人は、色信号処理用のＦＩＲフィルタが２
個で済む回路構成を提案した。
個で済む回路構成を提案した。
この回路構盛では、撮像素子のＲＧＢ出力を画素毎に切
換えて得たスイッチドＹ信号を、８段の単位遅延素子を
縦属接続した遅延回路に入力し、各遅延回路の出力から
遅延量の異なる同一の色の色信号を選択的に取り出して
、インパルス応答性が対称になるような係数器による所
定重み付けの下で加算する。このような加算出力を各色
信号（Ｒ，Ｇ、Ｂ）毎に用意し、各加算出力を一定規則
の下でスイッチングして取り出すことにより、Ｒ，Ｇ、
Ｂの各色信号をフィルタリング処理した出力信号を得て
いた。
換えて得たスイッチドＹ信号を、８段の単位遅延素子を
縦属接続した遅延回路に入力し、各遅延回路の出力から
遅延量の異なる同一の色の色信号を選択的に取り出して
、インパルス応答性が対称になるような係数器による所
定重み付けの下で加算する。このような加算出力を各色
信号（Ｒ，Ｇ、Ｂ）毎に用意し、各加算出力を一定規則
の下でスイッチングして取り出すことにより、Ｒ，Ｇ、
Ｂの各色信号をフィルタリング処理した出力信号を得て
いた。
［発明が解決しようとする課題］
しかしこの構成でも、ディジタル・フィルタ部分が回路
全体で大きな面積を占め、回路各部をＩＣ化する上での
障害になっていた。即ち、チップ面積の増大、及びそれ
による歩留りの低下を招いていた。
全体で大きな面積を占め、回路各部をＩＣ化する上での
障害になっていた。即ち、チップ面積の増大、及びそれ
による歩留りの低下を招いていた。
そこで本発明は、より簡潔な回路構成のディジタル・フ
ィルタ装置を提示することを目的とする。
ィルタ装置を提示することを目的とする。
［課題を解決するための手段］
本発明に係るディジタル・フィルタ装置は、単位遅延量
の整数倍の複数の遅延信号を形成し、ゼロ遅延量及び複
数の遅延信号を出力する遅延手段と、当該遅延手段の複
数の出力を所定重みの下で加算する第１フィルタ手段と
、当該遅延手段の所定出力を選択する選択手段と、当該
選択手段の複数の選択出力を所定重みの下で加算する第
２のフィルタ手段と、当該遅延手段の複数の所定出力を
所定重みの下で加算する第３のフィルタ手段とからなる
ことを特徴とする。
の整数倍の複数の遅延信号を形成し、ゼロ遅延量及び複
数の遅延信号を出力する遅延手段と、当該遅延手段の複
数の出力を所定重みの下で加算する第１フィルタ手段と
、当該遅延手段の所定出力を選択する選択手段と、当該
選択手段の複数の選択出力を所定重みの下で加算する第
２のフィルタ手段と、当該遅延手段の複数の所定出力を
所定重みの下で加算する第３のフィルタ手段とからなる
ことを特徴とする。
［作用コ
上記手段により、ディジタル・フィルタ出力を得るため
の遅延手段を複数のデイ弁ツタル・フィルタで共用でき
る。また、重み付は及び加算のための回路要素が少なく
て済む。従って、全体として回路を小型化でき、消費電
力を低減できる。これにより、ＩＣ化も容易になる。
の遅延手段を複数のデイ弁ツタル・フィルタで共用でき
る。また、重み付は及び加算のための回路要素が少なく
て済む。従って、全体として回路を小型化でき、消費電
力を低減できる。これにより、ＩＣ化も容易になる。
［実施例コ
以下、図面を参照して本発明の詳細な説明する。
第１図は、本発明の一実施例を使用する電子スチル・カ
メラの構成ブロック図を示す。１０はＲＧＢストライブ
・フィルタを具備する撮像素子であり、そのＲ，Ｇ、Ｂ
の各出力は、サンプル・ホールト（Ｓ／Ｈ）回路１２，
１４．１６に印加される。Ｓ／Ｈ回路１２，１４．１６
は、システム制御回路１８からの制御クロックに従い、
撮像素子１０の出力をサンプル・ホールドする。スイッ
チ２０はシステム制御回路１８からの切換え制御信号に
より順次切換えられ、Ｓ／Ｈ回路１２，１４．１６の出
力を循環的に選択する。スイッチ２０の出力は、所謂ス
イッチドＹ（輝度）信号である。Ａ／Ｄ変換器２２はス
イッチ２０の出力をディジタル化する。
メラの構成ブロック図を示す。１０はＲＧＢストライブ
・フィルタを具備する撮像素子であり、そのＲ，Ｇ、Ｂ
の各出力は、サンプル・ホールト（Ｓ／Ｈ）回路１２，
１４．１６に印加される。Ｓ／Ｈ回路１２，１４．１６
は、システム制御回路１８からの制御クロックに従い、
撮像素子１０の出力をサンプル・ホールドする。スイッ
チ２０はシステム制御回路１８からの切換え制御信号に
より順次切換えられ、Ｓ／Ｈ回路１２，１４．１６の出
力を循環的に選択する。スイッチ２０の出力は、所謂ス
イッチドＹ（輝度）信号である。Ａ／Ｄ変換器２２はス
イッチ２０の出力をディジタル化する。
２４．２６，２８，３０．３２，３４，３６゜３８は、
単位遅延量ｄの遅延素子であり、縦属接続されている。
単位遅延量ｄの遅延素子であり、縦属接続されている。
Ａ／Ｄ変換器２２の出力は遅延素子２４に入力する。遅
延素子２４〜３８により、単位遅延量の整数倍だけ遅延
された複数の遅延信号を得ることができる。
延素子２４〜３８により、単位遅延量の整数倍だけ遅延
された複数の遅延信号を得ることができる。
ブロック４０は輝度信号用のＦＩＲフィルタであり、Ａ
／Ｄ変換器２２の出力及び遅延素子２４〜３８の出力を
入力として、フィルタリングを行なう。具体的には、加
算器４２はＡ／Ｄ変換器２２の出力と遅延素子３８の出
力とを加算し、加算器４４は遅延素子２４の出力と遅延
素子３６の出力を加算し、加算器４６は遅延素子２６の
出力と遅延素子３４の出力を加算し。加算器４８は遅延
素子２８の出力と遅延素子３２の出力とを加算する。係
数回路５ｏで加算器４２の出力に係数ｂ１を乗算し、係
数回路５２で加算器４４の出力に係数す、を乗算し、係
数回路５４で加算器４６の出力に係数ｂ３を乗算し、係
数回路５６で加算器４８の出力に係数ｂ４を乗算し、係
数回路５０で遅延素子３０の出力に係数す、を乗算し、
各係数回路５０，５２．５４，５６．５８の出力を加算
器６０で総和する。加算器６０の出力がフィルタ出力に
なる。
／Ｄ変換器２２の出力及び遅延素子２４〜３８の出力を
入力として、フィルタリングを行なう。具体的には、加
算器４２はＡ／Ｄ変換器２２の出力と遅延素子３８の出
力とを加算し、加算器４４は遅延素子２４の出力と遅延
素子３６の出力を加算し、加算器４６は遅延素子２６の
出力と遅延素子３４の出力を加算し。加算器４８は遅延
素子２８の出力と遅延素子３２の出力とを加算する。係
数回路５ｏで加算器４２の出力に係数ｂ１を乗算し、係
数回路５２で加算器４４の出力に係数す、を乗算し、係
数回路５４で加算器４６の出力に係数ｂ３を乗算し、係
数回路５６で加算器４８の出力に係数ｂ４を乗算し、係
数回路５０で遅延素子３０の出力に係数す、を乗算し、
各係数回路５０，５２．５４，５６．５８の出力を加算
器６０で総和する。加算器６０の出力がフィルタ出力に
なる。
他方、色信号処理のためには、Ｒ信号処理、Ｇ信号処理
及びＢ信号処理として３つのフィルタ出力が必要になる
が、その内の１つは左右対称の係数（ａａ、ａｓ）を用
いたものであり、他の２つは左右対称ではないが、互い
に同じ値の係数（ａｘ、ａａ、ａａ）を用いればよいこ
とが前記従来例から分かっている。なお、第１図の各係
数器７０〜７４の係数ａ、。
及びＢ信号処理として３つのフィルタ出力が必要になる
が、その内の１つは左右対称の係数（ａａ、ａｓ）を用
いたものであり、他の２つは左右対称ではないが、互い
に同じ値の係数（ａｘ、ａａ、ａａ）を用いればよいこ
とが前記従来例から分かっている。なお、第１図の各係
数器７０〜７４の係数ａ、。
ａ２．ａ＠、ａｍ、ａｓはインパルス応答性が係数ａ５
を中心として対称なフィルタの係数（ａ）、ａ２．ａｍ
、ａ４．ａａ、ａａ（＝ａ、）、ａ、（＝ａ、）、ａ、
（＝ａ２）、ａ、（＝ａ、）ｌに対応する。
を中心として対称なフィルタの係数（ａ）、ａ２．ａｍ
、ａ４．ａａ、ａａ（＝ａ、）、ａ、（＝ａ、）、ａ、
（＝ａ２）、ａ、（＝ａ、）ｌに対応する。
そこで、本実施例では、スイッチ６２によりＡ／Ｄ変換
器２２の出力、又は遅延素子３８の出力を選択し、スイ
ッチ６４により、遅延素子２４の出力、又は遅延素子３
６の出力を選択し、スイッチ６６により遅延素子２８の
出力又は遅延素子３２の出力を選択する。加算器６８は
遅延素子２６の出力に遅延素子３４の出力を加算する。
器２２の出力、又は遅延素子３８の出力を選択し、スイ
ッチ６４により、遅延素子２４の出力、又は遅延素子３
６の出力を選択し、スイッチ６６により遅延素子２８の
出力又は遅延素子３２の出力を選択する。加算器６８は
遅延素子２６の出力に遅延素子３４の出力を加算する。
係数回路７０はスイッチ６２の出力に係数ａ、を乗算し
、係数回路７１はスイッチ６４の出力に係数ａ２を乗算
し、係数回路７２はスイッチ６６の出力に係数ａ４を乗
算し、係数回路７３は遅延素子３０の出力に係数ａ、を
乗算し、係数回路７４は加算器６８の出力に係数ａ８／
２を乗算する。加算器７６は係数回路７０，７１．７２
の出力を加算し、加算器７８は係数回路７３．７４の出
力を加算する。回路７０．７１，７２．７６か色信号処
理のための第１のフィルタを構成し、回路６８，７３，
７４゜７８が第２のフィルタを構成するものであり、上
記第１のフィルタはスイッチ６２，６４．６６の切り換
えによって時分割的に駆動する。
、係数回路７１はスイッチ６４の出力に係数ａ２を乗算
し、係数回路７２はスイッチ６６の出力に係数ａ４を乗
算し、係数回路７３は遅延素子３０の出力に係数ａ、を
乗算し、係数回路７４は加算器６８の出力に係数ａ８／
２を乗算する。加算器７６は係数回路７０，７１．７２
の出力を加算し、加算器７８は係数回路７３．７４の出
力を加算する。回路７０．７１，７２．７６か色信号処
理のための第１のフィルタを構成し、回路６８，７３，
７４゜７８が第２のフィルタを構成するものであり、上
記第１のフィルタはスイッチ６２，６４．６６の切り換
えによって時分割的に駆動する。
スイッチ６２，６４．６６を切換えることにより、第１
のフィルタは交互に、前述の、同じ係数の２つのフィル
タの一方として機能する。加算器７６の出力は遅延量ｄ
／２の遅延素子８０を介して単位遅延量ｄの遅延素子８
１に入力し、また直接、単位遅延量ｄの遅延素子８２に
入力する。加算器７８の出力は単位遅延量ｄの遅延素子
８３に入力する。遅延、素子８０，８１，８２．８３は
時間調整のために設けられている。遅延素子８１゜８２
．８３の出力はそれぞれ、常に同じ対応関係ではないが
、Ｒ，Ｇ、Ｈのフィルタ出力に相当する。
のフィルタは交互に、前述の、同じ係数の２つのフィル
タの一方として機能する。加算器７６の出力は遅延量ｄ
／２の遅延素子８０を介して単位遅延量ｄの遅延素子８
１に入力し、また直接、単位遅延量ｄの遅延素子８２に
入力する。加算器７８の出力は単位遅延量ｄの遅延素子
８３に入力する。遅延、素子８０，８１，８２．８３は
時間調整のために設けられている。遅延素子８１゜８２
．８３の出力はそれぞれ、常に同じ対応関係ではないが
、Ｒ，Ｇ、Ｈのフィルタ出力に相当する。
スイッチ８４によりこれらをＲ，Ｇ、Ｂで整理された信
号に切り換え、Ｒフィルタ信号をＲＧＢマトリクス回路
８６のＲ入力に、Ｇフィルタ信号をＧ入力に、Ｂフィル
タ信号をＢ入力に供給する。
号に切り換え、Ｒフィルタ信号をＲＧＢマトリクス回路
８６のＲ入力に、Ｇフィルタ信号をＧ入力に、Ｂフィル
タ信号をＢ入力に供給する。
ＲＧＢマトリクス回路８６はＲ，Ｇ、Ｂの各信号から色
差信号Ｒ−Ｙ、Ｂ−Ｙを形成する。エンコーダ８８は、
輝度信号用ＦＩＲフィルタ４ｏの出力及びＲＧＢマトリ
クス回路の色差信号出力Ｒ−Ｙ、Ｂ−Ｙにブランキング
処理を施し、同期信号を付加し、ＮＴＳＣ信号に変換し
て出力する。Ｄ／Ａ変換器９０はエンコーダから出力さ
れるディジタルＮＴＳＣ信号をアナログ化する。
差信号Ｒ−Ｙ、Ｂ−Ｙを形成する。エンコーダ８８は、
輝度信号用ＦＩＲフィルタ４ｏの出力及びＲＧＢマトリ
クス回路の色差信号出力Ｒ−Ｙ、Ｂ−Ｙにブランキング
処理を施し、同期信号を付加し、ＮＴＳＣ信号に変換し
て出力する。Ｄ／Ａ変換器９０はエンコーダから出力さ
れるディジタルＮＴＳＣ信号をアナログ化する。
上記説明ではＲＧＢストライブ・フィルタを具備する撮
像素子１０の出力を例にとったが、他の撮像素子、例え
ば補色ストライブ・フィルタ（マゼンタ、シアン及びイ
エローや、シアン、グリ−及びイエロー）の撮像素子で
もよい。
像素子１０の出力を例にとったが、他の撮像素子、例え
ば補色ストライブ・フィルタ（マゼンタ、シアン及びイ
エローや、シアン、グリ−及びイエロー）の撮像素子で
もよい。
［発明の効果］
以上の説明から容易に理解できるように、本発明によれ
ば、ディジタル・フィルタの係数器や加算器を大幅に減
らすことができ、回路規模を小さくできる。従って、Ｉ
Ｃ化に際してチップ面積を縮小でき、チップ原価の低減
及び歩留りの向上を見込める。
ば、ディジタル・フィルタの係数器や加算器を大幅に減
らすことができ、回路規模を小さくできる。従って、Ｉ
Ｃ化に際してチップ面積を縮小でき、チップ原価の低減
及び歩留りの向上を見込める。
第１図は本発明の一実施例の構成ブロック図である。
１ｏ：撮像素子 ２４〜３８．８０ ８１ ８２８３、
遅延素子 ４ｏ：輝度信号用ＦＩＲフィルタ ４２，４
４，４６，４８：加算器 ５ｏ、５２．５４．５６，５
８：係数回路 ６ｏ：加算器６８．７６．７８＋加算器
７０，７１，７２゜７３．７４：係数回路 ８６：Ｒ
ＧＢマトリクス回路 ８８：エンコーダ 史二し
遅延素子 ４ｏ：輝度信号用ＦＩＲフィルタ ４２，４
４，４６，４８：加算器 ５ｏ、５２．５４．５６，５
８：係数回路 ６ｏ：加算器６８．７６．７８＋加算器
７０，７１，７２゜７３．７４：係数回路 ８６：Ｒ
ＧＢマトリクス回路 ８８：エンコーダ 史二し
Claims (3)
- （１）単位遅延量の整数倍の複数の遅延信号を形成し、
ゼロ遅延量及び複数の遅延信号を出力する遅延手段と、
当該遅延手段の複数の出力を所定重みの下で加算する第
１フィルタ手段と、当該遅延手段の所定出力を選択する
選択手段と、当該選択手段の複数の選択出力を所定重み
の下で加算する第２のフィルタ手段と、当該遅延手段の
複数の所定出力を所定重みの下で加算する第３のフィル
タ手段とからなることを特徴とするディジタル・フィル
タ装置。 - （２）上記第１のフィルタ手段へは上記遅延手段が出力
する全ての出力が供給され、第２のフィルタ手段と第３
のフィルタ手段に供給される出力の遅延量は互いに異な
る特許請求の範囲第（１）項に記載のディジタル・フィ
ルタ装置。 - （３）上記選択手段には、上記遅延手段から互いに遅延
量が異なる２組の出力が時分割的に供給される特許請求
の範囲第（１）項に記載のディジタル・フィルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10231890A JPH04908A (ja) | 1990-04-18 | 1990-04-18 | ディジタル・フィルタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10231890A JPH04908A (ja) | 1990-04-18 | 1990-04-18 | ディジタル・フィルタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04908A true JPH04908A (ja) | 1992-01-06 |
Family
ID=14324229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10231890A Pending JPH04908A (ja) | 1990-04-18 | 1990-04-18 | ディジタル・フィルタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04908A (ja) |
-
1990
- 1990-04-18 JP JP10231890A patent/JPH04908A/ja active Pending
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