JPH0494578A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0494578A JPH0494578A JP2212313A JP21231390A JPH0494578A JP H0494578 A JPH0494578 A JP H0494578A JP 2212313 A JP2212313 A JP 2212313A JP 21231390 A JP21231390 A JP 21231390A JP H0494578 A JPH0494578 A JP H0494578A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法にかかわり、詳しくは二
層の多結晶シリコンゲートを有するＥＰＲＯＭ（書き換
え可能な読み出し専用メモリ）の改良した製造方法に関
するものである。
層の多結晶シリコンゲートを有するＥＰＲＯＭ（書き換
え可能な読み出し専用メモリ）の改良した製造方法に関
するものである。
二層多結晶シリコンゲートを用いたＥＦＲＯＭの製造は
、従来以下のような方法が用いられていた。まず第２図
（ａｌに示すようにノリコン基板１５に素子領域を形成
した後、第２図体）に示すように前記素子領域にシリコ
ン酸化膜１７を形成し、イオン注入にてＰ型拡散層１８
を形成する。これは、ドレイン端の接合を急峻なプロフ
ァイルとして注入効率を上げるとともに、低電圧動作と
するためフィールド下のチャネルストッパを省略するた
めである。
、従来以下のような方法が用いられていた。まず第２図
（ａｌに示すようにノリコン基板１５に素子領域を形成
した後、第２図体）に示すように前記素子領域にシリコ
ン酸化膜１７を形成し、イオン注入にてＰ型拡散層１８
を形成する。これは、ドレイン端の接合を急峻なプロフ
ァイルとして注入効率を上げるとともに、低電圧動作と
するためフィールド下のチャネルストッパを省略するた
めである。
次に第２図ｔｅｌに示すように第一多結晶シリコン膜１
９を堆積、メモリ領域以外をエツチング除去する。次い
で第２図（ｄ＋に示すように前記第一多結晶シリコン膜
１９を酸化し、多結晶シリコン酸化膜２０を形成し、第
２図（ｅｌに示すように第二多結晶シリコン１１９９２
１を形成する０次に第２図（ｆｌに示すように前記第二
多結晶シリコン膜２１、多結晶シリコン酸化膜２０、第
一多結晶シリコン膜１９を順次エツチング除去し、次い
で第２図（酌に示すようにソース・ドレインとなるＮ型
拡散層２４をヒ素のイオン注入にて形成していた。
９を堆積、メモリ領域以外をエツチング除去する。次い
で第２図（ｄ＋に示すように前記第一多結晶シリコン膜
１９を酸化し、多結晶シリコン酸化膜２０を形成し、第
２図（ｅｌに示すように第二多結晶シリコン１１９９２
１を形成する０次に第２図（ｆｌに示すように前記第二
多結晶シリコン膜２１、多結晶シリコン酸化膜２０、第
一多結晶シリコン膜１９を順次エツチング除去し、次い
で第２図（酌に示すようにソース・ドレインとなるＮ型
拡散層２４をヒ素のイオン注入にて形成していた。
また、ゲート電極膜の形成後、メモリセルおよび周辺Ｍ
Ｏ５）ランジスタのソース・ドレインとなる各拡散層の
形成は従来、以下のように行っていた。まず、第３図［
ａｌに示すように周辺部の各トランジスタのゲートを第
二多結晶シリコン腰を形成し、メモリセルの第二多結晶
シリコン膜３２、多結晶シリコン酸化膜３０および第一
多結晶シリコン膜２９の自己整合エツチングを終了した
後、第３回（′ｂ）に示すように周辺ＮＭＯ３）ランジ
スタ形成碩域に例えばリンを注入エネルギー５０ｋｅＶ
、ドーズ量５×１０目１７ＣＩＡでイオン注入し、Ｎ型
拡散層３４を形成する。次に、第３図ＦＣ＋に示すよう
にメモリセル形成領域に、例えばヒ素を注入エネルギー
９０ｋｅＶ。
Ｏ５）ランジスタのソース・ドレインとなる各拡散層の
形成は従来、以下のように行っていた。まず、第３図［
ａｌに示すように周辺部の各トランジスタのゲートを第
二多結晶シリコン腰を形成し、メモリセルの第二多結晶
シリコン膜３２、多結晶シリコン酸化膜３０および第一
多結晶シリコン膜２９の自己整合エツチングを終了した
後、第３回（′ｂ）に示すように周辺ＮＭＯ３）ランジ
スタ形成碩域に例えばリンを注入エネルギー５０ｋｅＶ
、ドーズ量５×１０目１７ＣＩＡでイオン注入し、Ｎ型
拡散層３４を形成する。次に、第３図ＦＣ＋に示すよう
にメモリセル形成領域に、例えばヒ素を注入エネルギー
９０ｋｅＶ。
ドーズ１６ ＸＩＯ”’／ｃｄでイオン注入し、メモリ
セルのソース・トレインを形成する０次いで第３図ｆｄ
＋に示すように、例えばＮＳＣ膜を堆積し、熱処理後、
異方性の強いエツチングを行うことにより、ゲート電極
膜である第二多結晶シリコン膜３２の側壁にのみ残留さ
せることができる。
セルのソース・トレインを形成する０次いで第３図ｆｄ
＋に示すように、例えばＮＳＣ膜を堆積し、熱処理後、
異方性の強いエツチングを行うことにより、ゲート電極
膜である第二多結晶シリコン膜３２の側壁にのみ残留さ
せることができる。
次に第３図（ｅｌに示すようにＮＭＯ３）ランジスタ形
成領域に例えばヒ素を注入エネルギー９０ｋｅＶでドー
ズ量７×１０１５１／ｃ１ｉをイオン注入し、さらに第
３図（ｆｌに示すようにＰＭＯ３Ｉ−ランジスタ形成領
域に例えばＢＦｔを注入エネルギー８０ｋｅＶ、ドーズ
量５ ×１０１５１７．ｄをイオン注入する。以上のよ
うな方法により、ＥＦＲＯＭについては高注入効率低電
圧動作、また周辺ＮＭＯ３）ランジスタをＬＤＤ構造と
している。
成領域に例えばヒ素を注入エネルギー９０ｋｅＶでドー
ズ量７×１０１５１／ｃ１ｉをイオン注入し、さらに第
３図（ｆｌに示すようにＰＭＯ３Ｉ−ランジスタ形成領
域に例えばＢＦｔを注入エネルギー８０ｋｅＶ、ドーズ
量５ ×１０１５１７．ｄをイオン注入する。以上のよ
うな方法により、ＥＦＲＯＭについては高注入効率低電
圧動作、また周辺ＮＭＯ３）ランジスタをＬＤＤ構造と
している。
しかしながら、上記従来の方法ではメモリセル形成領域
のＰ型拡散層３３の形成がゲート電極膜である多結晶シ
リコン膜堆積前に行うため、工程削減が望めないこと、
また周辺のＰＭＯ３）ランジスタが微細化に伴い耐圧に
十分なものが得られないことが挙げられる。
のＰ型拡散層３３の形成がゲート電極膜である多結晶シ
リコン膜堆積前に行うため、工程削減が望めないこと、
また周辺のＰＭＯ３）ランジスタが微細化に伴い耐圧に
十分なものが得られないことが挙げられる。
本発明は前述のような点に鑑みて成されたもので、周辺
ＰＭＯＳトランジスタをＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造とし、さらにメモリセル
形成領域のＰ型拡散層を同時に形成し、工程を削減しよ
うとするものである。
ＰＭＯＳトランジスタをＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造とし、さらにメモリセル
形成領域のＰ型拡散層を同時に形成し、工程を削減しよ
うとするものである。
前述のように周辺ＰＭＯ３）ランジスタのＬＤＤ部分と
メモリセルのＰ型拡散層を同時に形成することにより、
工程の簡略化が実現できる。
メモリセルのＰ型拡散層を同時に形成することにより、
工程の簡略化が実現できる。
以下、本発明の詳細な説明を実施例を用いて行う、第３
図の従来方法と同様に、第１図ｆａｌに示すように周辺
部の各トランジスタのゲートを第二多結晶シリコン膜８
で形成し、メモリセルの第二多結晶シリコン膜８、多結
晶シリコン酸化膜６および第一多結晶シリコン膜５の自
己整合エツチングを終了する。ただ、従来方法のような
メモリセル部のＰ型拡散層はこの時点では形成されてい
ない。
図の従来方法と同様に、第１図ｆａｌに示すように周辺
部の各トランジスタのゲートを第二多結晶シリコン膜８
で形成し、メモリセルの第二多結晶シリコン膜８、多結
晶シリコン酸化膜６および第一多結晶シリコン膜５の自
己整合エツチングを終了する。ただ、従来方法のような
メモリセル部のＰ型拡散層はこの時点では形成されてい
ない。
続いて第１図ｆｂｌに示すように、周辺ＮＭＯ３）ラン
ジスタ形成領域に例えばリンを注入エネルギー５０ｋｅ
Ｖでドーズ量５ ｘｌＯ’／ｃｎｌをイオン注入し、ｎ
型拡散層９を形成する。次に第１図ｔｅｌに示すように
、メモリセルおよび周辺ＰＭＯＳトランジスタ形成領域
に例えばＢＦ２をイオン注入しＰ型拡散層１０を形成す
る。これは周辺ＰＭＯ３）ランジスクをＬＤＤ構造にす
るとともに、メモリセルの注入効率、耐圧を上昇させる
目的のものである。
ジスタ形成領域に例えばリンを注入エネルギー５０ｋｅ
Ｖでドーズ量５ ｘｌＯ’／ｃｎｌをイオン注入し、ｎ
型拡散層９を形成する。次に第１図ｔｅｌに示すように
、メモリセルおよび周辺ＰＭＯＳトランジスタ形成領域
に例えばＢＦ２をイオン注入しＰ型拡散層１０を形成す
る。これは周辺ＰＭＯ３）ランジスクをＬＤＤ構造にす
るとともに、メモリセルの注入効率、耐圧を上昇させる
目的のものである。
次に、第１図ｆｄ＋に示すようにメモリセルのソース・
ドレインとなるＮ型拡散層１１を例えばヒ素の９０ｋｅ
Ｖで５ ｘｌＱｌｓｌ／ｃｄでイオン注入することによ
り形成する。
ドレインとなるＮ型拡散層１１を例えばヒ素の９０ｋｅ
Ｖで５ ｘｌＱｌｓｌ／ｃｄでイオン注入することによ
り形成する。
次に第１図ｔｅ）に示すように例えばＮＳＣ膜を堆積し
、熱処理後異方性エツチングによりゲート電極の側壁に
のみ残留させる。第１図（「）に示すように周辺ＮＭＯ
３）ランジスタのソース・ドレインとなるＮ型拡散層１
３を例えばヒ素を９０ｋｅＶ 、７ Ｘ１０”’／ｃｊ
でイオン注入して形成し、この後、適当な熱処理にて各
拡散層を活性化させる。
、熱処理後異方性エツチングによりゲート電極の側壁に
のみ残留させる。第１図（「）に示すように周辺ＮＭＯ
３）ランジスタのソース・ドレインとなるＮ型拡散層１
３を例えばヒ素を９０ｋｅＶ 、７ Ｘ１０”’／ｃｊ
でイオン注入して形成し、この後、適当な熱処理にて各
拡散層を活性化させる。
上記のように本発明を用いれば、メモリセルに関しては
注入効率も高く、また圧および分離も良好なものを実現
できる。一方周辺トランジスタに関しては、ＰＭＯ３）
ランジスタをＬＤＤとして微細化に伴う耐圧不良を抑え
られる。しかも前述を満足するものが同一工程で実現で
きるので工程負荷も減少する。
注入効率も高く、また圧および分離も良好なものを実現
できる。一方周辺トランジスタに関しては、ＰＭＯ３）
ランジスタをＬＤＤとして微細化に伴う耐圧不良を抑え
られる。しかも前述を満足するものが同一工程で実現で
きるので工程負荷も減少する。
第１図は本発明の一実施例を示す図、第２図および第３
図は従来の方法を示す図である。 ７３０・・・・・周辺トランジスタのゲート酸化膜 ８、２１．３１・・・第二多結晶シリコン膜９ １１、
１３．２３．３３．３４．３６・・・Ｎ型拡散層１Ｏ１
１４，１Ｂ、 ３２．３７・・・・・Ｐ型拡散層１２、
３５・・・・・ＮＳＣ膜 ２２・・・・・・・ホトレジスト
図は従来の方法を示す図である。 ７３０・・・・・周辺トランジスタのゲート酸化膜 ８、２１．３１・・・第二多結晶シリコン膜９ １１、
１３．２３．３３．３４．３６・・・Ｎ型拡散層１Ｏ１
１４，１Ｂ、 ３２．３７・・・・・Ｐ型拡散層１２、
３５・・・・・ＮＳＣ膜 ２２・・・・・・・ホトレジスト
Claims (1)
- 半導体基板表面の素子領域に、第一導電型拡散層を形成
する工程と、シリコン酸化膜を形成する工程と、第一多
結晶シリコン膜を堆積する工程と、前記第一多結晶シリ
コン膜上にシリコン酸化膜を形成する工程と、第二多結
晶シリコン膜を堆積する工程と、前記第二多結晶シリコ
ン膜および前記第一多結晶シリコン膜を自己整合的にエ
ッチング除去する工程と、第一導電型拡散層を形成する
工程と、第二導電型拡散層を形成する工程と、次いで前
記第二導電型より低濃度の第二導電型拡散層を形成する
工程と、第一導電型拡散層を形成する工程と、第二導電
型拡散層を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212313A JPH0494578A (ja) | 1990-08-10 | 1990-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212313A JPH0494578A (ja) | 1990-08-10 | 1990-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0494578A true JPH0494578A (ja) | 1992-03-26 |
Family
ID=16620487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2212313A Pending JPH0494578A (ja) | 1990-08-10 | 1990-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0494578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19600544A1 (de) * | 1995-06-15 | 1996-12-19 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtung |
| KR100593134B1 (ko) * | 1999-11-25 | 2006-06-26 | 주식회사 하이닉스반도체 | 플랫 롬 트랜지스터의 제조 방법 |
-
1990
- 1990-08-10 JP JP2212313A patent/JPH0494578A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19600544A1 (de) * | 1995-06-15 | 1996-12-19 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtung |
| US6172397B1 (en) | 1995-06-15 | 2001-01-09 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| DE19600544C2 (de) * | 1995-06-15 | 2001-12-13 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtungen mit einer p-Kanaltyp-Speicherzelle |
| KR100593134B1 (ko) * | 1999-11-25 | 2006-06-26 | 주식회사 하이닉스반도체 | 플랫 롬 트랜지스터의 제조 방법 |
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