JPH0496277A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0496277A JPH0496277A JP20674290A JP20674290A JPH0496277A JP H0496277 A JPH0496277 A JP H0496277A JP 20674290 A JP20674290 A JP 20674290A JP 20674290 A JP20674290 A JP 20674290A JP H0496277 A JPH0496277 A JP H0496277A
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- Japan
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- gate
- drain
- floating gate
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- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電気的に書き込み、消去可能な不揮発性半導体記憶装置
の構造に関し、 紫外線の照射や、高電圧を必要とすることなく、低い電
圧の印加によって消去することが可能なＥＰＲＯＭを提
供することを目的とし、 第１導電型の半導体基板表面に絶縁膜を介して形成され
た、外部から電気的に接続されていないフローティング
ゲートと、該フローティングゲートと容量結合するよう
に形成されたコントロールゲートと、該半導体基板上に
該フローティングゲ−トを挟んで離間対向して形成され
た第１導電型と逆導電型のソースとドレインとからなる
ＭＩＳＦＥＴ不揮発性半導体記憶装置において、該ドレ
イン近傍に、該ドレインと同一導電型の消去ゲートを形
成し、該消去ゲートと該半導体基板と該ドレインとでバ
イポーラトランジスタを形成し、該ドレイン近傍でのＭ
ＩＳＦＥＴのチャネルから発生する第１極性の電荷をフ
ローティングゲートに注入して蓄積し、あるいは、該ド
レイン近傍でのバイポーラトランジスタのベースから発
生する第１極性とは逆の極性の電荷をフローティングゲ
ートに注入し、電気的にフローティングゲート中の蓄積
電荷を変化させることによって、情報を記憶するように
構成した。
の構造に関し、 紫外線の照射や、高電圧を必要とすることなく、低い電
圧の印加によって消去することが可能なＥＰＲＯＭを提
供することを目的とし、 第１導電型の半導体基板表面に絶縁膜を介して形成され
た、外部から電気的に接続されていないフローティング
ゲートと、該フローティングゲートと容量結合するよう
に形成されたコントロールゲートと、該半導体基板上に
該フローティングゲ−トを挟んで離間対向して形成され
た第１導電型と逆導電型のソースとドレインとからなる
ＭＩＳＦＥＴ不揮発性半導体記憶装置において、該ドレ
イン近傍に、該ドレインと同一導電型の消去ゲートを形
成し、該消去ゲートと該半導体基板と該ドレインとでバ
イポーラトランジスタを形成し、該ドレイン近傍でのＭ
ＩＳＦＥＴのチャネルから発生する第１極性の電荷をフ
ローティングゲートに注入して蓄積し、あるいは、該ド
レイン近傍でのバイポーラトランジスタのベースから発
生する第１極性とは逆の極性の電荷をフローティングゲ
ートに注入し、電気的にフローティングゲート中の蓄積
電荷を変化させることによって、情報を記憶するように
構成した。
また、上記の場合において、コントロールゲートと消去
ゲートを兼用する１つのゲートによって構成した。
ゲートを兼用する１つのゲートによって構成した。
〔産業上の利用分野］
本発明は、電気的に書き込み、消去可能な不揮発性半導
体記憶装置の構造に関する。
体記憶装置の構造に関する。
不揮発性半導体記憶装置の代表的なものとしてＥＰＲＯ
Ｍが広く知られている。
Ｍが広く知られている。
第３図（ａ） 〜（ｃ）は、従来のＥＦＲＯＭの記憶セ
ルの構成図で、第３図（ａ）は平面図、第３図（ｂ）は
そのＡ−Ａ”線における断面図、第３図（ｃ）はそのＢ
−Ｂ’線における断面図である。
ルの構成図で、第３図（ａ）は平面図、第３図（ｂ）は
そのＡ−Ａ”線における断面図、第３図（ｃ）はそのＢ
−Ｂ’線における断面図である。
この図中の１１はＰ型Ｓｉ基板、工２はｎ３型領域のソ
ース、１３はｎ゛型領領域ドレイン、１４はチャネル、
１５はＳｉｎ、ゲート絶縁膜、１６はＳｉｎ、フィール
ド絶縁膜、１７は外部から電気的に接続されていないフ
ローティングゲート、１８はＳｉｎ、絶縁膜、１９はフ
ローティングゲートと容置的に結合しているコントロー
ルゲートである。
ース、１３はｎ゛型領領域ドレイン、１４はチャネル、
１５はＳｉｎ、ゲート絶縁膜、１６はＳｉｎ、フィール
ド絶縁膜、１７は外部から電気的に接続されていないフ
ローティングゲート、１８はＳｉｎ、絶縁膜、１９はフ
ローティングゲートと容置的に結合しているコントロー
ルゲートである。
このように、ＥＰＲＯＭの記憶セルは、いわばｎチャネ
ルＭＯ３）ランリスタのゲートの下にフローティングゲ
ートが存在するような構造になっている。
ルＭＯ３）ランリスタのゲートの下にフローティングゲ
ートが存在するような構造になっている。
なお、上記の５ｉＯｚ絶縁膜１５．１８の厚さは３００
人程度、ＳｉＯ□絶縁膜１６の厚さは７０００人程度で
ある。
人程度、ＳｉＯ□絶縁膜１６の厚さは７０００人程度で
ある。
このＥＦＲＯＭの動作は次に説明するとおりである。
消去
ＥＦＲＯＭの記憶内容を消去しようとするときは、記憶
セルのフローティングゲートに紫外線を照射する。
セルのフローティングゲートに紫外線を照射する。
この紫外線によって、フローティングゲートに蓄積され
ていた電荷が半導体基板に放電されて、フローティング
ゲートの電荷が０になる。
ていた電荷が半導体基板に放電されて、フローティング
ゲートの電荷が０になる。
この状態で、記憶セルのコントロールケート、ソース、
ドレインに、動作に適した電圧を印加すると、導通状態
になる。
ドレインに、動作に適した電圧を印加すると、導通状態
になる。
この導通状態を情報の“１゛と定義する。
すなわち、紫外線の照射によって、全ての記憶セルを情
報″′１”にすることが消去である。
報″′１”にすることが消去である。
書き込み
情報を書き込むときは、コントロールゲートとドレイン
に高電圧を印加する。
に高電圧を印加する。
この高電圧によって、アバランシェブレイクダウンが起
こり、その過程で高エネルギを得た電子の一部がフロー
ティングゲートに捕らえられ、蓄積される。
こり、その過程で高エネルギを得た電子の一部がフロー
ティングゲートに捕らえられ、蓄積される。
この状態で記憶セルのコントロールゲート、ソース、ド
レインに、動作に通した電圧を印加しても、フローティ
ングゲートには電子が蓄積されていて、その電位が負に
なっているから、記憶セルは導通しない。
レインに、動作に通した電圧を印加しても、フローティ
ングゲートには電子が蓄積されていて、その電位が負に
なっているから、記憶セルは導通しない。
この状態を情報のＩＩ ＯＩＩと定義する。
すなわち、アバランシェブレイクダウンによって、記憶
セルの情報は“１′から“Ｏ“に変化する。
セルの情報は“１′から“Ｏ“に変化する。
これが情報の書き込みである。
ＥＰＲＯＭにおいては、消去により全記憶セルを情報′
”１パとし、所定の記憶セルを情報“０”に変化させる
ことによって必要な情報を消去、記憶することができる
。
”１パとし、所定の記憶セルを情報“０”に変化させる
ことによって必要な情報を消去、記憶することができる
。
読み出し
この記憶セルに適正な動作電圧、例えば、ソースにＯＶ
ｌ ドレインにＩＶ、コントロールゲートに５Ｖを印加
すると、情報°“１”°の記憶セルにはドレイン電流が
流れるが、情報“′０”の記憶セルにはドレイン電流が
流れない。
ｌ ドレインにＩＶ、コントロールゲートに５Ｖを印加
すると、情報°“１”°の記憶セルにはドレイン電流が
流れるが、情報“′０”の記憶セルにはドレイン電流が
流れない。
このように、記憶セルに適正な電圧を印加したときに導
通するか導通しないかを検出することが読み出しである
。
通するか導通しないかを検出することが読み出しである
。
また、消去に紫外線を使用せず、書き込みや消去にトン
ネル現象を利用するＥＥＰＲＯＭやＦＬＡＳＨＥＰＲＯ
Ｍと呼ばれる不揮発性半導体記憶装置が実現されている
。
ネル現象を利用するＥＥＰＲＯＭやＦＬＡＳＨＥＰＲＯ
Ｍと呼ばれる不揮発性半導体記憶装置が実現されている
。
前記の従来のＥＦＲＯＭにおいては、その蓄積されてい
る情報を消去するためには紫外線照射が必要であるため
、別途大型の紫外線照射装置が必要であり、また、その
場合の照射方法も煩雑であった。
る情報を消去するためには紫外線照射が必要であるため
、別途大型の紫外線照射装置が必要であり、また、その
場合の照射方法も煩雑であった。
また、前記（７）ＥＥＰＲＯＭやＦＬＡＳＨＥＰＲＯＭ
においては、書き込みゃ消去にトンネル現象を利用する
ため、記憶セル中にトンネル領域と呼ばれる１００人程
度の極めて薄い酸化膜を形成することが必要であり、ト
ンネル現象を生じさせるためには１０数Ｍ Ｖ ／ ｃ
ｍという高電界が必要であるため、２０Ｖに近い電源
を使用しなければならない。
においては、書き込みゃ消去にトンネル現象を利用する
ため、記憶セル中にトンネル領域と呼ばれる１００人程
度の極めて薄い酸化膜を形成することが必要であり、ト
ンネル現象を生じさせるためには１０数Ｍ Ｖ ／ ｃ
ｍという高電界が必要であるため、２０Ｖに近い電源
を使用しなければならない。
ところが、高い電圧と微細な集積回路は両立しにくい。
現在、ＥＦＲＯＭの書き込みに関しては、アバランシェ
ブレイクダウンを用いてＩＯＶ程度で行うことが可能に
なっているから、消去についてもこれと同程度の低い電
圧で行うことが可能なＥＦＲＯＭの実現が強く要望され
ている。
ブレイクダウンを用いてＩＯＶ程度で行うことが可能に
なっているから、消去についてもこれと同程度の低い電
圧で行うことが可能なＥＦＲＯＭの実現が強く要望され
ている。
本発明は、紫外線の照射や、高電圧の印加を必要とする
ことなく、低い電圧を印加することによって消去するこ
とが可能なＥＰＲＯＭを提供することを目的とする。
ことなく、低い電圧を印加することによって消去するこ
とが可能なＥＰＲＯＭを提供することを目的とする。
〔課題を解決するための手段］
本発明の不揮発性半導体記憶装置にあっては、第１導電
型の半導体基板表面に絶縁膜を介して形成された、外部
から電気的に接続されていないフローティングゲートと
、該フローティングゲートと容量結合するよやに形成さ
れたコントロールゲートと、該半導体基板上に該フロー
ティングゲートを挟んで離間対向して形成された第１導
電型と逆導電型のソースとドレインとからなるＭＩＳＦ
ＥＴ不揮発性半導体記憶装置において、該ドレイン近傍
に、該ドレインと同一導電型の消去ゲートを形成し、該
消去ゲートと該半導体基板と該ドレインとでバイポーラ
トランジスタを形成し、該ドレイン近傍でのＭＩＳＦＥ
Ｔのチャネルから発生する第１極性の電荷をフローティ
ングゲートに注入して蓄積し、あるいは、該ドレイン近
傍でのバイポーラトランジスタのベースから発生する第
１極性とは逆極性の電荷をフローティングゲートに注入
し、電気的にフローティングゲート中の蓄積電荷を変化
させることによって、情報を記憶する手段を採用した。
型の半導体基板表面に絶縁膜を介して形成された、外部
から電気的に接続されていないフローティングゲートと
、該フローティングゲートと容量結合するよやに形成さ
れたコントロールゲートと、該半導体基板上に該フロー
ティングゲートを挟んで離間対向して形成された第１導
電型と逆導電型のソースとドレインとからなるＭＩＳＦ
ＥＴ不揮発性半導体記憶装置において、該ドレイン近傍
に、該ドレインと同一導電型の消去ゲートを形成し、該
消去ゲートと該半導体基板と該ドレインとでバイポーラ
トランジスタを形成し、該ドレイン近傍でのＭＩＳＦＥ
Ｔのチャネルから発生する第１極性の電荷をフローティ
ングゲートに注入して蓄積し、あるいは、該ドレイン近
傍でのバイポーラトランジスタのベースから発生する第
１極性とは逆極性の電荷をフローティングゲートに注入
し、電気的にフローティングゲート中の蓄積電荷を変化
させることによって、情報を記憶する手段を採用した。
また、この場合、コントロールゲートと消去ゲートを兼
用する１つのゲートを採用した。
用する１つのゲートを採用した。
従来知られていた紫外線消去ＥＦＲＯＭの情報を消去す
るためには、紫外線の照射や、高電圧の印加が必要であ
るが、本発明にょるＥＰＲＯＭを構成するＭＩＳＦＥＴ
のソースと半導体基板と消去ゲートによってバイポーラ
トランジスタを構成し、そのコレクタに相当するドレイ
ンにある程度高い電圧を印加すると、このコレクタ近傍
で発生するホントホールによってフローティングゲート
中の電荷を中和して、記憶されている情報を消去するこ
とができる。
るためには、紫外線の照射や、高電圧の印加が必要であ
るが、本発明にょるＥＰＲＯＭを構成するＭＩＳＦＥＴ
のソースと半導体基板と消去ゲートによってバイポーラ
トランジスタを構成し、そのコレクタに相当するドレイ
ンにある程度高い電圧を印加すると、このコレクタ近傍
で発生するホントホールによってフローティングゲート
中の電荷を中和して、記憶されている情報を消去するこ
とができる。
［実施例〕
以下、本発明の実施例を図面に基づいて説明する。
（１）第１実施例
第１図（ａ）〜（Ｃ）は、本発明の第１実施例の不揮発
性半導体記憶装置の構成図で、第１図（ａ）は平面図、
第１図（ｂ）はそのＡ−Ａ’線における断面図、第１図
（ｃ）はそのＢ−Ｂ’ ｉにおける断面図である。
性半導体記憶装置の構成図で、第１図（ａ）は平面図、
第１図（ｂ）はそのＡ−Ａ’線における断面図、第１図
（ｃ）はそのＢ−Ｂ’ ｉにおける断面図である。
図において、ｌはｐ型半導体基板、２はｎ型ソース、３
はｎ型ドレイン、４はｎ型消去ゲート、５はチャネル、
６は５ｉｎ２ゲート絶縁膜、７はＳｉＯ□フィールド絶
縁膜、８はフローティングゲート、９はＳｉｎ、膜、１
０はフローティングゲートと容量的に結合しているコン
トロールゲートである。
はｎ型ドレイン、４はｎ型消去ゲート、５はチャネル、
６は５ｉｎ２ゲート絶縁膜、７はＳｉＯ□フィールド絶
縁膜、８はフローティングゲート、９はＳｉｎ、膜、１
０はフローティングゲートと容量的に結合しているコン
トロールゲートである。
なお、Ｓ ｉＯｚ膜６とＳｉＯ□膜９はそれぞれ厚さが
３００人程度で、Ｓ ｉＯ２膜７は７０００人程度であ
る。
３００人程度で、Ｓ ｉＯ２膜７は７０００人程度であ
る。
この実施例において、読み出しと書き込み時に、消去ゲ
ート４をＯｖに保っておくと、従来のＥＰＲＯＭの記憶
セルと全く同じ動作をする。
ート４をＯｖに保っておくと、従来のＥＰＲＯＭの記憶
セルと全く同じ動作をする。
つぎに、この記憶セルに蓄積された情報を消去する場合
について説明する。
について説明する。
この場合は、ｐ型半導体基板１をＯＶ、ｎ型消去ゲート
４を一１■、ｎ型ドレイン３を７■程度にする。
４を一１■、ｎ型ドレイン３を７■程度にする。
このようにすると、ｎ型消去ゲート４をエミッタ、Ｐ型
半導体基板１をベース、ｎ型ドレイン３をコレクタとす
るｎｐｎ型のバイポーラトランジスタが導通状態になる
。
半導体基板１をベース、ｎ型ドレイン３をコレクタとす
るｎｐｎ型のバイポーラトランジスタが導通状態になる
。
コレクタ電圧を充分高くするとコレクタ付近では高電界
になり、ホットホールとホットエレクトロンが多数発生
する。
になり、ホットホールとホットエレクトロンが多数発生
する。
ここで、コントロールゲート１０を０■にしておくと、
フローティングゲート８に電子が蓄積されている場合は
、その電子によって作られる電界によってホットホール
がフローティングゲート８に注入され、フローティング
ゲート８中の蓄積電子が中和されて、電荷がＯに近づき
、蓄積されていた情報の消去ができることになる。
フローティングゲート８に電子が蓄積されている場合は
、その電子によって作られる電界によってホットホール
がフローティングゲート８に注入され、フローティング
ゲート８中の蓄積電子が中和されて、電荷がＯに近づき
、蓄積されていた情報の消去ができることになる。
（２）第２実施例
第２図（ａ）〜（ｃ）は、本発明の第２実施例の不揮発
性半導体記憶装置の構成図で、第２図（ａ）は平面図、
第２図（ｂ）はそのＡ−Ａ“線における断面図、第２図
（ｃ）はそのＢ−Ｂ”線における断面図である。
性半導体記憶装置の構成図で、第２図（ａ）は平面図、
第２図（ｂ）はそのＡ−Ａ“線における断面図、第２図
（ｃ）はそのＢ−Ｂ”線における断面図である。
図中の符号は、第１実施例において使用したものと同じ
意味をもつものについては同じ符号を使用したが、ｎ型
消去ゲート４は、第１実施例におけるコントロールゲー
ト１０を兼ねている。
意味をもつものについては同じ符号を使用したが、ｎ型
消去ゲート４は、第１実施例におけるコントロールゲー
ト１０を兼ねている。
この実施例の動作は、基本的には第１図の消去と同様で
あるが、この場合は、ｎ型消去ゲート４がコントロール
ゲートを兼ねているから、Ｐ型半導体基板ｌをベース、
ｎ型ドレイン３をコレクタとするｎｐｎ型のバイポーラ
トランジスタを構成して消去するとき、ｎ型消去ゲート
４によって形成される電界が、フローティングゲート８
に蓄積されている電子によって作られる電界に加わるこ
とになる。
あるが、この場合は、ｎ型消去ゲート４がコントロール
ゲートを兼ねているから、Ｐ型半導体基板ｌをベース、
ｎ型ドレイン３をコレクタとするｎｐｎ型のバイポーラ
トランジスタを構成して消去するとき、ｎ型消去ゲート
４によって形成される電界が、フローティングゲート８
に蓄積されている電子によって作られる電界に加わるこ
とになる。
［発明の効果］
以上説明したように、本発明によれば、紫外線照射を用
いることなく、低電圧を印加することによって記憶セル
中に記憶された情報を電気的に消去することができるＥ
ＦＲＯＭの記憶セルを実現することができる。
いることなく、低電圧を印加することによって記憶セル
中に記憶された情報を電気的に消去することができるＥ
ＦＲＯＭの記憶セルを実現することができる。
また、本発明においては、消去ゲートとドレインに接続
されたビット線を選択することによって、その交点にあ
る記憶セルだけを消去することができる。
されたビット線を選択することによって、その交点にあ
る記憶セルだけを消去することができる。
第１図（ａ）〜（ｃ）は、本発明の第１実施例の不揮発
性半導体記憶装置の断面図、第２図（ａ）〜（ｃ）は、
本発明の第２実施例の不揮発性半導体記憶装置の断面図
、第３図（ａ）、（ｂ）、（Ｃ）は、従来のＥＦＲＯＭ
の記憶セルの構成図である。 １−ｐ型半導体基板、２−ｎ型ソース、３−ｎ型ドレイ
ン、４−ｎ型消去ゲート、５−チャネル、６−・−３ｉ
Ｏ□ゲート絶縁膜、１−３ ｉ Ｏ□フィールド絶縁膜
、８−・−フローティングゲート、９−３ｉＯｔ膜、１
０−・−コントロールゲート特許出願人 富士通株
式会社 代理人弁理士 相 谷 昭 司
性半導体記憶装置の断面図、第２図（ａ）〜（ｃ）は、
本発明の第２実施例の不揮発性半導体記憶装置の断面図
、第３図（ａ）、（ｂ）、（Ｃ）は、従来のＥＦＲＯＭ
の記憶セルの構成図である。 １−ｐ型半導体基板、２−ｎ型ソース、３−ｎ型ドレイ
ン、４−ｎ型消去ゲート、５−チャネル、６−・−３ｉ
Ｏ□ゲート絶縁膜、１−３ ｉ Ｏ□フィールド絶縁膜
、８−・−フローティングゲート、９−３ｉＯｔ膜、１
０−・−コントロールゲート特許出願人 富士通株
式会社 代理人弁理士 相 谷 昭 司
Claims (2)
- （１）、第１導電型の半導体基板表面に絶縁膜を介して
形成された、外部から電気的に接続されていないフロー
ティングゲートと、該フローティングゲートと容量結合
するように形成されたコントロールゲートと、該半導体
基板上に該フローティングゲートを挟んで離間対向して
形成された第１導電型と逆導電型のソースとドレインと
からなるＭＩＳＦＥＴ不揮発性半導体記憶装置において
、該ドレイン近傍に、該ドレインと同一導電型の消去ゲ
ートを形成し、該消去ゲートと該半導体基板と該ドレイ
ンとでバイポーラトランジスタを形成し、 該ドレイン近傍でのＭＩＳＦＥＴのチャネルから発生す
る第１極性の電荷をフローティングゲートに注入して蓄
積し、あるいは、該ドレイン近傍でのバイポーラトラン
ジスタのベースから発生する第１極性とは逆極性の電荷
をフローティングゲートに注入し、電気的にフローティ
ングゲート中の蓄積電荷を変化させることによって、情
報を記憶することを特徴とする不揮発性半導体記憶装置
。 - （２）、請求項１記載の不揮発性半導体記憶装置におい
て、コントロールゲートと消去ゲートを兼用する１つの
ゲートを形成したことを特徴とする不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20674290A JPH0496277A (ja) | 1990-08-06 | 1990-08-06 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20674290A JPH0496277A (ja) | 1990-08-06 | 1990-08-06 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496277A true JPH0496277A (ja) | 1992-03-27 |
Family
ID=16528351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20674290A Pending JPH0496277A (ja) | 1990-08-06 | 1990-08-06 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009501712A (ja) * | 2004-05-12 | 2009-01-22 | マーヴェル ライフサイエンシズ リミテッド | 抗酸化性の高齢者に安全な抗虚血活性を有する物質並びにそれらの製造方法 |
-
1990
- 1990-08-06 JP JP20674290A patent/JPH0496277A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009501712A (ja) * | 2004-05-12 | 2009-01-22 | マーヴェル ライフサイエンシズ リミテッド | 抗酸化性の高齢者に安全な抗虚血活性を有する物質並びにそれらの製造方法 |
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