JPH0496370A - Ｃｍｏｓマスタスライス - Google Patents
ＣｍｏｓマスタスライスInfo
- Publication number
- JPH0496370A JPH0496370A JP2214017A JP21401790A JPH0496370A JP H0496370 A JPH0496370 A JP H0496370A JP 2214017 A JP2214017 A JP 2214017A JP 21401790 A JP21401790 A JP 21401790A JP H0496370 A JPH0496370 A JP H0496370A
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- JP
- Japan
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- channel
- gates
- transistor
- mos transistors
- gate
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- Granted
Links
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレー型ＬＳＩに用いられるマスタス
ライスに関するものであり、特に、ｐチャネルＭＯＳト
ランジスタとｎチャネルＭＯＳトランジスタとを組み合
わせて基本セルを構成し、この基本セルの集合を規則的
に配列したＣＭＯＳマスタスライスに関するものである
。
ライスに関するものであり、特に、ｐチャネルＭＯＳト
ランジスタとｎチャネルＭＯＳトランジスタとを組み合
わせて基本セルを構成し、この基本セルの集合を規則的
に配列したＣＭＯＳマスタスライスに関するものである
。
第３図は従来のゲート敷き詰め型ＣＭＯＳマスタスライ
スに適用されている基本セルの一例を示す平面図である
。基本セル１はｐチャネル領域２とｎチャネル領域３か
らなる。ｐチャネル領域２にはゲート４．５で示される
２個のｐチャネル大ＭＯ８トランジスタとゲート６．７
で示される２個のｐチャネル小ＭＯＳトランジスタが形
成されている。ｎチャネル領域３にはゲート８．９で示
される２個のｎチャネル大ＭＯＳトランジスタとゲート
１０．１１で示される２個のｎチャネル小ＭＯＳトラン
ジスタが形成されている。なお符号１２はｎ型半導体基
板上に形成されたｐウェル領域を示し、符号１３〜１７
はゲート幅方向の配線トラックを示している。
スに適用されている基本セルの一例を示す平面図である
。基本セル１はｐチャネル領域２とｎチャネル領域３か
らなる。ｐチャネル領域２にはゲート４．５で示される
２個のｐチャネル大ＭＯ８トランジスタとゲート６．７
で示される２個のｐチャネル小ＭＯＳトランジスタが形
成されている。ｎチャネル領域３にはゲート８．９で示
される２個のｎチャネル大ＭＯＳトランジスタとゲート
１０．１１で示される２個のｎチャネル小ＭＯＳトラン
ジスタが形成されている。なお符号１２はｎ型半導体基
板上に形成されたｐウェル領域を示し、符号１３〜１７
はゲート幅方向の配線トラックを示している。
この基本セルは、ｐチャネル、ｎチャネルについてそれ
ぞれ４個のＭＯＳトランジスタを有するため、ＳＲＡＭ
メモリ回路の一単位を一つの基本セルで効率よく構成で
きるという特長を持っている。
ぞれ４個のＭＯＳトランジスタを有するため、ＳＲＡＭ
メモリ回路の一単位を一つの基本セルで効率よく構成で
きるという特長を持っている。
しかし、ロジック回路を構成する場合には、小ＭＯＳト
ランジスタノゲート６，７，１０．１１を用いない場合
も多々有り、２個のＰチャネル大ＭＯ３トランジスタと
２個のｎチャネル大ＭＯＳトランジスタで基本セルを構
成した場合に較べ集積効率が不十分であった。
ランジスタノゲート６，７，１０．１１を用いない場合
も多々有り、２個のＰチャネル大ＭＯ３トランジスタと
２個のｎチャネル大ＭＯＳトランジスタで基本セルを構
成した場合に較べ集積効率が不十分であった。
本発明の課題は、このような問題点を解消することにあ
る。
る。
上記課題を解決するために本発明のＣＭＯＳマスタスラ
イスは、基本セルが、ｐチャネル、ｎチャネルの各トラ
ンジスタ領域毎に、ゲートが互いに平行に向かい合って
配置されたゲート幅がＷｌの２個の大ＭＯＳトランジス
タと、この大ＭＯＳトランジスタ対の両側においてこれ
らとゲートが平行に向かい合い、且つ、ゲート幅方向の
位置が互いに重複しないように配置されたゲート幅がＷ
２ （Ｗ２≦Ｗｌ ／２）の２個の小ＭＯＳトランジ
スタとを備えており、両トランジスタ領域は、ｐチャネ
ル領域の第１ＭＯＳトランジスタとｎチャネル領域の第
１Ｍ０３トランジスタとがそれぞれゲート幅方向に同一
線上に配置されるように隣接しているものである。
イスは、基本セルが、ｐチャネル、ｎチャネルの各トラ
ンジスタ領域毎に、ゲートが互いに平行に向かい合って
配置されたゲート幅がＷｌの２個の大ＭＯＳトランジス
タと、この大ＭＯＳトランジスタ対の両側においてこれ
らとゲートが平行に向かい合い、且つ、ゲート幅方向の
位置が互いに重複しないように配置されたゲート幅がＷ
２ （Ｗ２≦Ｗｌ ／２）の２個の小ＭＯＳトランジ
スタとを備えており、両トランジスタ領域は、ｐチャネ
ル領域の第１ＭＯＳトランジスタとｎチャネル領域の第
１Ｍ０３トランジスタとがそれぞれゲート幅方向に同一
線上に配置されるように隣接しているものである。
基本セルを隙間なく配列したときに、各基本セルの小Ｍ
ＯＳトランジスタは隣の基本セルの小ＭＯＳトランジス
タと同一のトラック上に並ぶ。したがって、１基本セル
に対して１トラック分だけ従来より面積が縮小する。
ＯＳトランジスタは隣の基本セルの小ＭＯＳトランジス
タと同一のトラック上に並ぶ。したがって、１基本セル
に対して１トラック分だけ従来より面積が縮小する。
第１図は本発明の一実施例であるＣＭＯＳマスタスライ
スの基本セルを示す平面図である。
スの基本セルを示す平面図である。
基本セル２１はｎチャネル領域２２およびこれと隣接す
るｎチャネル領域２３からなる。この実施例はｎ型半導
体基板上に多数の基本セルを配列した例であるので、ｎ
チャネル領域２３にｐ型ウェル領域３２が形成されてい
る。ｎチャネル領域２２にはゲート２４．２５で示され
る２個のｐチャネル大ＭＯＳトランジスタおよびゲート
２６．２７で示される２個のｐチャネル小ＭＯＳトラン
ジスタが形成されている。ｎチャネル領域３にはゲート
２８．２９で示される２個のｎチャネル大ＭＯＳトラン
ジスタとゲート３０，３１で示される２個のｎチャネル
小ＭＯ５トランジスタが形成されている。
るｎチャネル領域２３からなる。この実施例はｎ型半導
体基板上に多数の基本セルを配列した例であるので、ｎ
チャネル領域２３にｐ型ウェル領域３２が形成されてい
る。ｎチャネル領域２２にはゲート２４．２５で示され
る２個のｐチャネル大ＭＯＳトランジスタおよびゲート
２６．２７で示される２個のｐチャネル小ＭＯＳトラン
ジスタが形成されている。ｎチャネル領域３にはゲート
２８．２９で示される２個のｎチャネル大ＭＯＳトラン
ジスタとゲート３０，３１で示される２個のｎチャネル
小ＭＯ５トランジスタが形成されている。
小ＭＯＳトランジスタの各ゲート２６．２７．３０．３
１のゲート幅Ｗ２は、大ＭＯＳトランジスタの各ゲート
２４．２５．２８．２９のゲート幅ＷＩの２分の１以下
に設定されている。
１のゲート幅Ｗ２は、大ＭＯＳトランジスタの各ゲート
２４．２５．２８．２９のゲート幅ＷＩの２分の１以下
に設定されている。
また、小ＭＯＳトランジスタのゲート２６と２７は、ｎ
チャネル領域２２においてゲート幅方向（ｙ方向）に互
いにずれており、ゲート幅方向の位置が相互に重ならな
いようになっている。同様に、ｌＪＸＭＯＳトランジス
タのゲート３０，３１は、ｎチャネル領域２３において
ゲート幅方向に重ならないようにずれている。
チャネル領域２２においてゲート幅方向（ｙ方向）に互
いにずれており、ゲート幅方向の位置が相互に重ならな
いようになっている。同様に、ｌＪＸＭＯＳトランジス
タのゲート３０，３１は、ｎチャネル領域２３において
ゲート幅方向に重ならないようにずれている。
このように構成されているので、基本セル２ユの左隣の
基本セルの図示省略した小ＭＯ８トランジスタのうちの
右側の２個が、ゲート２６および３０を持つ小ＭＯＳト
ランジスタの間に挾まれる。
基本セルの図示省略した小ＭＯ８トランジスタのうちの
右側の２個が、ゲート２６および３０を持つ小ＭＯＳト
ランジスタの間に挾まれる。
換言すると、これら４個の小ＭＯＳトランジスタが配線
トラック３３上に一列に並ぶことになる。
トラック３３上に一列に並ぶことになる。
一方、基本セル２１の右隣の基本セルの図示省略した小
ＭＯＳトランジスタのうちの左側の２個は、ゲート２７
および３１を持つ小ＭＯＳトランジスタを挾むようにし
て、これらと共に配線トラック３７上に一列に配列され
る。したがって、基本セルを横方向（Ｘ方向）に多数配
列すると、１基本セル当たりの平均の幅は４配線トラッ
ク分となる。
ＭＯＳトランジスタのうちの左側の２個は、ゲート２７
および３１を持つ小ＭＯＳトランジスタを挾むようにし
て、これらと共に配線トラック３７上に一列に配列され
る。したがって、基本セルを横方向（Ｘ方向）に多数配
列すると、１基本セル当たりの平均の幅は４配線トラッ
ク分となる。
これは、５配線トラック分の幅が必要であった従来の基
本セルに比べると面積は５分の４となり、したがって、
集積度は４分の５に向上したことになる。
本セルに比べると面積は５分の４となり、したがって、
集積度は４分の５に向上したことになる。
第２図に示す回路図はＳＲＡＭメモリ回路の一単位を示
したものであり、第１図の基本セルに配線を施すことに
よりこれを構成することができる。
したものであり、第１図の基本セルに配線を施すことに
よりこれを構成することができる。
配線４０〜５３はその一例を示したものであり、実線は
第１層配線、破線は第２層配線、○印はコンタクト部を
示している。なお、第２図のｐチャネルＭＯＳトランジ
スタ６１．６２は、第１図のゲート２４．２５を持つｐ
チャネルＭＯＳトランジスタに相当し、第２図のｎチャ
ネルＭＯ５トランジスタロ３．６４．６５．６６は、そ
れぞれ第１図のゲート２８．２９．３０，３１を持っｎ
チャネルＭＯＳトランジスタに相当する。
第１層配線、破線は第２層配線、○印はコンタクト部を
示している。なお、第２図のｐチャネルＭＯＳトランジ
スタ６１．６２は、第１図のゲート２４．２５を持つｐ
チャネルＭＯＳトランジスタに相当し、第２図のｎチャ
ネルＭＯ５トランジスタロ３．６４．６５．６６は、そ
れぞれ第１図のゲート２８．２９．３０，３１を持っｎ
チャネルＭＯＳトランジスタに相当する。
以上説明したように、本発明のＣＭＯＳマスタスライス
によれば、従来の典型的な敷き詰め型ＣＭＯＳマスタス
ライスの５分の４の面積で基本セルを構成することがで
きるので、全体としての集積度を４分の５に高めること
ができる。
によれば、従来の典型的な敷き詰め型ＣＭＯＳマスタス
ライスの５分の４の面積で基本セルを構成することがで
きるので、全体としての集積度を４分の５に高めること
ができる。
第１図は本発明の一実施例であるＣＭＯＳマスタスライ
スの基本セルを示す平面図、第２図はＳＲＡＭメモリ回
路の一単位を示す回路図、第３図は従来のＣＭＯＳマス
タスライスの基本セルを示す平面図である。 ２１・・・基本セル、２２・・・ｐチャネル領域、２３
・・・ｎチャネル領域、２４〜２７・・・ｐチャネルＭ
ＯＳトランジスタのゲート、２８〜３１・・・ｎチャネ
ルＭＯ３トランジスタのゲート。 ＳＲＡＭメモリ回路 第２図 漉Ｉ図
スの基本セルを示す平面図、第２図はＳＲＡＭメモリ回
路の一単位を示す回路図、第３図は従来のＣＭＯＳマス
タスライスの基本セルを示す平面図である。 ２１・・・基本セル、２２・・・ｐチャネル領域、２３
・・・ｎチャネル領域、２４〜２７・・・ｐチャネルＭ
ＯＳトランジスタのゲート、２８〜３１・・・ｎチャネ
ルＭＯ３トランジスタのゲート。 ＳＲＡＭメモリ回路 第２図 漉Ｉ図
Claims (1)
- 【特許請求の範囲】 ｐチャネルＭＯＳトランジスタが形成されているｐトラ
ンジスタ領域と、このｐトランジスタ領域に隣接しｎチ
ャネルＭＯＳトランジスタが形成されているｎトランジ
スタ領域とによって基本セルが構成され、この基本セル
が規則的に多数個配列されて成るＣＭＯＳマスタスライ
スにおいて、前記基本セルは各トランジスタ領域毎に、 ゲートが互いに平行に向かい合って配置されたゲート幅
がＷ１の２個の第１ＭＯＳトランジスタと、 この第１ＭＯＳトランジスタ対の両側においてこれらと
ゲートが平行に向かい合い、且つ、ゲート幅方向の位置
が互いに重複しないように配置されたゲート幅がＷ２（
Ｗ２≦Ｗ１／２）の２個の第２ＭＯＳトランジスタとを
備え、 この両トランジスタ領域は、ｐチャネル領域の第１ＭＯ
Ｓトランジスタとｎチャネル領域の第１ＭＯＳトランジ
スタとがそれぞれゲート幅方向に同一線上に配置される
ように隣接していることを特徴とするＣＭＯＳマスタス
ライス。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214017A JP2505305B2 (ja) | 1990-08-13 | 1990-08-13 | Ｃｍｏｓマスタスライス |
| US07/743,089 US5187556A (en) | 1990-08-13 | 1991-08-09 | Cmos master slice |
| CA002048963A CA2048963A1 (en) | 1990-08-13 | 1991-08-12 | Cmos master slice |
| KR1019910013961A KR920005332A (ko) | 1990-08-13 | 1991-08-13 | Cmos 마스터 슬라이스 |
| EP19910307483 EP0471559A3 (en) | 1990-08-13 | 1991-08-13 | Cmos master slice |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214017A JP2505305B2 (ja) | 1990-08-13 | 1990-08-13 | Ｃｍｏｓマスタスライス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496370A true JPH0496370A (ja) | 1992-03-27 |
| JP2505305B2 JP2505305B2 (ja) | 1996-06-05 |
Family
ID=16648898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2214017A Expired - Fee Related JP2505305B2 (ja) | 1990-08-13 | 1990-08-13 | Ｃｍｏｓマスタスライス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505305B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850243A (en) * | 1993-08-10 | 1998-12-15 | Canon Kabushiki Kaisha | Recording apparatus including detachable recording unit |
| EP1325809A1 (en) | 2001-12-27 | 2003-07-09 | Toray Industries, Inc. | Biaxially oriented, laminated polyester film |
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
-
1990
- 1990-08-13 JP JP2214017A patent/JP2505305B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850243A (en) * | 1993-08-10 | 1998-12-15 | Canon Kabushiki Kaisha | Recording apparatus including detachable recording unit |
| EP1325809A1 (en) | 2001-12-27 | 2003-07-09 | Toray Industries, Inc. | Biaxially oriented, laminated polyester film |
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2505305B2 (ja) | 1996-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |