JPH0496842A - キャッシュメモリのインタセプト制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 共有メモリと複数のキャッシュメモリをシステムバスに
接続したシステムのキャッシュメモリのインタセプト制
御方式に関し、 キャッシュメモリのバッファが少なくて済み、システム
の信頼性か向上することを目的とし、共有メモリと、自
ら変更した領域を一括して該共有メモリに書戻すコピー
パック動作を行なう複数のキャッシュメモリとをシステ
ムバスに接続したシステムて、任意のキャッシュメモリ
か該共有メモリの任意の領域をアクセスしたとき、他の
キャッシュメモリにて該アクセスされた領域が変更済か
つ該共有メモリに書戻して反映されてない場合、該他の
キャッシュメモリよりインタセプト信号を送出して該任
意のキャッシュメモリによる共有メモリのアクセスを中
断させ、該他のキャッノユメモリて変更された領域の内
容を該任意のキャッシュメモリに転送するキャッソユメ
モリのインタセプト制御方式において、該共有メモリに
、インタセプト信号を供給されたとき該任意のキャッシ
ュメモリに共有メモリのアクセス再試行を指示するリト
ライ要求信号を送り応答するリトライ要求手段を有し、
該キャッシュメモリに、インタセプト信号の送出後、該
アクセスされた領域を該共有メモリに書戻して反映させ
る書戻し手段を有し、また、共有メモリに、該他のキャ
ッシュメモリよりインタセプト信号を供給されたときイ
ンタセプトアクノリッジ信号を該他のキャッンユメモリ
に送出して応答するインタセプト応答手段を有し、該キ
ャッシュメモリに、該インタセプト信号の送出後該イン
タセプトアクノリッジ信号の応答かないとき演算装置か
らの書込み要求がある毎に該共有メモリにも書込むスト
アスルー動作を行なうストアスルー手段を有し、また、
該キャッシュメモリに、該インタセプト信号の送出後該
インタセプトアクノリッジ信号の応答かないとき自キャ
ッシュメモリ内て変更済かつ該共有メモリに反映されて
ない全ての領域を該共有メモリに書戻すフラッソユ動作
を行なうフラッンユ手段を有し構成する。

〔産業上の利用分野〕

本発明はキャソノユメモリのインタセプト制御方式に関
し、共有メモリと複数のキャッシュメモリをシステムハ
スに接続したシステムのキャッシュメモリのインタセプ
ト制御方式に関する。

〔従来の技術〕

従来より、第６図に示す如く、プロセッサ１０゜１１夫
々に接続されたギヤツユメモリ１２．１３をシステムバ
ス１４を介して共有メモリ１５に接続し、ＣＰＵｌ０．
ＩＩて共有メモリ１５をアクセスするタイトリー・カッ
プル）ミ・マルチプロセッザ（ＴＣＭＰ）システムがあ
る。

このようなシステムでは、プロセッサ１０゜１１かキャ
ッシュメモリ１２．１３夫々のデータを書換えたときこ
の書換えたデータをキャッシュメモリ１２．１３に蓄積
しておき、−括してキャッシュメモリ１２．１３のデー
タて共有メモリ１５を書換えるコピーバック動作と、プ
ロセッサ１０．１１かキャッシュメモリ１２．１３夫々
のデータを書換えると同時に共有メモリ１５を書換える
ストアスルー動作とがある。

従来のキャッシュメモリのコピーパック動作について説
明する。

■　キャッシュメモリ１３か共有メモリ１５にリートコ
マンドを発行する。

■　キャッシュメモリ１２はシステムバス１４上のアド
レスを監視し、アクセス領域が変更液かつ共有メモリＩ
５に反映してないことを検出すると一時中断のためイン
タセプト信号を出方する。

共有メモリＪ５はリード知マントに対してインタセプト
信号か供給されるためキャッシュメモリ１３に応答を返
さない。

■　キャッシュメモリ１２は共存メモリ１５の代りにキ
ャッシュメモリ１３のリードコマンドの指示する領域の
データをキャッシュメモリ１３に転送して応答する。

〔発明が解決しようとする課題〕

複数のキャッシュメモリから共有メモリ１５かアクセス
され、これらのアクセス領域かキャッシュメモリ１２で
変更液かつ共有メモリ１５に反映されてない場合、キャ
ッシュメモリ１２では他の複数のキャッシュメモリへ返
送する領域のアドレス及び返送先の他の複数のキャッシ
ュメモリのアドレスを格納しておかねばならず、そのた
めのレジスタか多数必要となる。

また、キャッシュメモリ１２からのインタセプト信号に
対して応答かないために、共有メモリ１５にインタセプ
ト信号か到達したのかどうかか確認できない。またイン
タセプト信号かシステムバス１４上で断線していた場合
にはキャッシュメモリ１２上で変更液であるにも拘らず
共有メモリ１５からデータかリードアクセスのキャッシ
ュメモリへ返送されてしまい、論理的に復旧できなくな
り、システムの信頼性か低いという問題かあった。

本発明は、上記の点に鑑みなされたもので、キャッシュ
メモリのバッファか少なくて済み、システムの信頼性か
向上するキャッシュメモリのインタセプト制御方式を提
供することを目的とする。

〔課題を解決するだめの手段〕

第１図（Ａ）、（Ｂ）、（Ｃ）夫々は本発明の原理図を
示す。

第１図（Ａ）において、共有メモリ２３と、自ら変更し
た領域を一括して共有メモリ２３に書戻すコピーハック
動作を行なう複数のキャッシュメモリ２０．２１とをシ
ステムハス２２に接続されており、任意のキャッシュメ
モリが共有メモリ２３の任意の領域をアクセスしたとき
、他のキャッシュメモリにてアクセスされた領域が変更
液かつ共有メモリ２３に書戻して反映されてない場合、
他のギャッンユメモリよりインタセプト信号を送出して
任意のキャッシュメモリによる共有メモリのアクセスを
中断させ、他のキャッシュメモリで変更された領域の内
容を任意のキャッシュメモリに転送する。

共有メモリ２３内のリトライ要求手段１は、インタセプ
ト信号を供給されたとき任意のキャッシュメモリに共有
メモリのアクセス再試行を指示するリトライ要求信号を
送り応答する。

該キャソンユメモリ２０．２１内の書戻し手段２は、イ
ンタセプト信号の送出後、アクセスされた領域を該共有
メモリ２３に書戻して反映させる。

また、第１図（Ｂ）において、共有メモリ２３内のイン
タセプト応答手段３は他のキャッシュメモリよりインタ
セプト信号を供給されたときインタセプ）・アクノリッ
ジ信号を池のキャッシュメモリに送出して応答する。

キャッシュメモリ２０．２１内のストアスルー手段４は
、インタセプト信号の送出後インタセプトアクノリッシ
信号の応答がないとき演算装置からの書込み要求がある
毎に共有メモリ２３にも書込むストアスルー動作を行な
う。

また、第１図（Ｃ）１こおいて、キャッシュメモリ２０
．２１内のフラッシュ手段５は、インタセプト信号の送
出後インタセプトアクノリッジ信号の応答かないとき自
キャッシュメモリ内で変更済かつ共存メモリ２３に反映
されてない全ての領域を共有メモリ２３に書戻すフラッ
シュ動作を行な〔作用〕 本発明においては、書戻し手段２によって共有メモリ２
３に書戻された領域の内容を先にアクセスした任意のキ
ャッシュメモリのアクセス再試行により任意のキャッシ
ュメモリに転送するため、複数のキャッシュメモリから
共有メモリ２３がアクセスされ、これらの領域かキャッ
シュメモリ２０て変更済かつ共有メモリ２３に反映され
てない場合も共有メモリ２３はアクセスした各キャッシ
ュメモリにリトライ要求を行なって、キャッシュメモリ
２０からコピーバックされた後アクセスしたキャッシュ
メモリに応答転送を行なうため、キャッシュメモリ２０
にアクセスを行なった複数のキャッシュメモリのアドレ
ス及び転送する領域のアドレスを格納する必要がなく、
バッファ数か少な（て済む。

また、インタセプト信号か断線した場合はインタセプト
アクノリッジ信号によってこれか検出され、ストアスル
ー手段４によってストアスルー動作が行なわれるため、
キャッシュ２０．２１か変更された領域か共有メモリ２
３に反映され、システムの信頼性か向上する。

Ｃ実施例〕 第２図（Ａ）〜（Ｃ）と共に本発明方式の第１実施例の
動作について説明する。同図中、キャッシュメモリ２０
．２１夫々にはプロセッサ（図示せず）か接続されてい
る。

■　第２図（Ａ）に示す如く、キャッシュメモリ２１か
システムパス２２を介して共有メモリ２３にリードコマ
ンドを発行する。

■　キャッシュメモリ２０はシステムハス２２上のアド
レスを監視し、アクセス領域か自キャッシュ内で変更済
かつ共有メモリ１５に反映していないことを検出すると
インタセプト信号を出力する。

■　第２図（Ｂ）に示す如（、共有メモリ２３はインタ
セプト信号を供給されるとキャッシュメモリ２１に対し
てリトライ要求を応答する。

■　第２図（Ｃ）に示す如く、キャッシュメモリ２０は
アクセスされた領域を共有メモリ２３にコピーバックす
る。

■　キャッシュメモリ２１は■のリトライ要求によって
共有メモリ２３に対してリードコマンドを再発行する。

■　共有メモリ２３はこのリートコマンドの指定する領
域をキャッシュメモリ２１に転送して応答する。

これによって、複数のキャッシュメモリから共有メモリ
２３かアクセスされ、これらの領域かキャッシュメモリ
２０で変更済かつ共有メモリ２３に反映されてない場合
も共有メモリ２３はアクセスした各キャッシュメモリに
リトライ要求を行なって、キャッシュメモリ２０からコ
ピーバックされた後アクセスしたキャッシュメモリに応
答転送を行ない従来の如くキャッシュメモリ２０からア
クセス領域の転送を行なわないため、キャッシュメモリ
２０にアクセスを行なった複数のキャッシュメモリのア
ドレス及び転送する領域のアトシスを格納する必要かな
く、ハソファ数か少なくて済む。

第３図（Ａ）〜（Ｂ）と共に本発明方式の第２実施例の
動作について説明する。同図中、■　第３図（Ａ）に示
す如く、キャッシュメモリ２１かシステムハス２２を介
して共有メモリ２３に対してリートコマンドを発行する
。

Ｑ）キャッシュメモリ２０はシステムバス２２上のアド
レスを監視し、アクセス領域か自キャッシュ内で変更済
かつ共有メモリ１５に反映していないことを検出すると
インタセプト信号を出力する。

共有メモリ２３はインタセプト信号を供給されるとイン
タセプトアクノリッシ信号を出力してキャッシュメモリ
２０に応答すると共にキャッシュメモリ２１に対してリ
トライ要求を応答するか、断線により上記インタセット
信号か供給されない場合には共有メモリ２３はインタセ
ットアクノリッジ信号及びリトライ要求の応答を行なわ
ない。

■　キャッシュメモリ２０はインタセットアクノリッジ
信号が供給されない場合は縮退モードに入って自キャッ
シュ内の全ての変更済領域を共有メモリ２３に書込むフ
ラッンユ動作を行ない、その後キャッシュメモリ２０は
ストアスルー動作を行なう。

これによってキャッシュメモリ２１の変更は全て共有メ
モリ２３に反映され、その後キャッシュメモリ２１がア
クセスした領域は共有メモリ２３から応答転送か行なわ
れる。

第４図（Ａ）、（Ｂ）は本発明方式のキャッシュメモリ
の制御部のブロック図を示す。

第４図（Ａ）において、端子３０にはシステムハス２２
のアドレスか入来してタグメモリ３１及び比較回路３２
に供給される。タグメモリ３１にはキャッシュにブロッ
ク単位で入っているデータの共存メモリにおけるアドレ
ス、及びそのブロックのデータか有効（’　ｌ　’）か
無効（’　０　’）かを示すバリッドＶ、及びそのブロ
ックのデータが変更済（’　］　’）か−変更無（１０
１）かを示すモディファイＭが格納されている。

比較回路３２は端子３０よりのアドレスかタグメモリ３
１に格納されているとき一致信号（’　１　’）を出力
し、このアドレスの内容か有効かつ変更済のときアンド
回路３３はインタセット信号を生成して端子３４から共
存メモリ２３に供給する。このインタセット信号は遅延
回路３５で所定時間遅延されアンド回路３６に供給され
る。

アンド回路３６は端子３７よりインバータ３８を介して
インタセットアクノリッジ信号（’　１　’）か供給さ
れないときフリップフロップ３９をセットし、これによ
ってフリップフロップ３９より値１１′のストアスルー
モード信号Ｂか出力される。

コピーバックモード時に値１１′インバータ４１より供
給されているアンド回路４２は上記ストアスルーモード
信号をフリップフロップ４３に供給してセットし、フリ
ップフロップ４３より値＋１１のフラッシュ要求信号Ａ
か出力される。

カウンタ４４は上記フラッシュ要求によってクリアされ
た後供給されるクロックをカウントしてフラッノユアト
レスを生成し、フラッシュアドレス生成か終了するとキ
ャリーを出力してフリップフロップ４３をリセットしフ
ラッシュ要求信号の出力を停止させる。

端子４８に入来するプロセッサからのアドレスはストア
スルーアドレス４９に格納されストアスルーモート時に
システムバス２２に送出されると共に、セしフタ５０に
供給される。セレクタ５０はフラッシュ要求信号Ａか供
給されているときはカウンタ４４よりのフラッノユアト
レスを選択し、それ以外のときはプロセッサアドレスを
選択してタグメモリ３１に供給する。

フラッシュ動作時にはタグメモリ３１から読出されたバ
リッドＶとモディファイＭとか！１′のときアント回路
５１より、そのアドレスのデータを共有メモリ２３に書
込むことを指示するフラッンユライン信号（’　Ｉ　’
）か生成されて出力される。

比較回路５２は端子４８よりのアドレスかタグメモリ３
１に格納されているとき一致信号（’　Ｉ　’）を出力
し、このアドレスの内容か有効なときアンド回路５３は
値′ｌ′を出力する。ナンド回路５４はストアスルーモ
ードでプロセッサによるキャッシュのライト動作時に値
′０′を出力し、アンド回路５５はアンド回路５３及び
ナン）・回路５４の信号からキャッシュ内にアクセスさ
れたデータのブロックか存在することを指示するキャツ
シュヒツト信号（’　Ｉ　’）を生成して出力する。

第４図（Ｂ）において、端子６０．６１夫々にはプロセ
ッサアドレス、フラッシュアドレスか供給され、セレク
タ６２は端子６３よりのフラッシュ要求信号の供給時に
フラッシュアドレス、非供給時にプロセッサアドレスを
選択してキャッシュデータメモリ６５をアクセスする。

キャッシュデータメモリ６５から読出されたブロック単
位のデータはリードバッファ６６に格納され、このデー
タのうちアクセスされたワードかリードバッファ６６よ
りシステムバス２２上に送出される。

また、端子６７にはプロセッサかライトスルー動作時に
キャッシュデータメモリ６５に書込んだデータか入来し
、ストアスルーデータレジスタ６８に一旦格納されてシ
ステムバス２２上に送出される。

なお、第４図（Ｂ）はキャッシュデータメモリ６５の読
出し部についてのみ図示している。

第５図は共有メモリの制御部のブロック図を示す。

同図中、システムバス２２より入来するリードコマンド
及びアクセス元のアドレスはコマンドラッチ回路７０に
ラッチされる。コマンドはコマンド解析実行制御部７１
てデコードされてリードコマンド以外の場合及びリード
コマンドであってもインタセプト信号の供給かなく、が
っフラッシュ動作かなければ実行される。この実行結果
に応して応答作成部７２て応答か作成されてセレクタ７
３から応答ラッチ回路７４に供給され、ここでコマンド
ラッチ回路７ｏにコマンドと共にラッチされているアク
セス元のキャッシュメモリのアドレスとマージされ、シ
ステムバス２２に送出される。

コマンドラッチ回路７０にリードコマン）・がラッチさ
れた後、システムハス２２より入来するインタセプト信
号はタイミングラッチ回路７５にラッチされ、タイミン
グラッチ回路７５よりインタセプトアクノリッジ信号と
してシステムハス２２に送出されると共に、セレクト信
号としてセレクタ７３に供給される。セレクタ７３は上
記セレクト信号を供給されるとリトライ要求レジスタ７
６に格納されているリトライ要求信号を選択して応答ラ
ッチ回路７４に供給し、これによってリトライ要求信号
かリードコマンドの発行元のキャッシュメモリに送出さ
れる。

〔発明の効果〕

上述の４口く、本発明のキャッンユメモリのインタセプ
ト信号制御方式によれば、キャッシュメモリのバッファ
か少なくて済み、システムの信頼性か向」ニし、実用上
きわめて有用である。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図、第３図夫々は本発明方式の各実施例の動作を説
明するための図、 第４図はキャッシュメモリの制御部の一実施例のブロッ
ク図、 第５図は共有メモリの制御部の一実施例のブロック図、 第６図はＴＣＭＰソステムの構成図である。 ４はストアスルー手段、 ５はフラッシュ手段、 ２０．２１はキャッノユメモリ、 ２２はシステムハス ２３は共有メモリ を示す。 特許出願人　富　士　通　株式会ｆト 図において、 １はリトライ要求手段、 ２は書戻し手段、 ３はインタセプト応答手段、 （Ａ） 杢発蛸ｆ）原理口 第 図（デの１） （Ｃ） 奎た刈０厘理図 第 図 （：ｆ／）３） 本発樗／）凰環蓼 第 ！ 図（ブ、７）２） 本全圃オ六ｔｐ＞ｔ！；ｈＡ′￥苔説川亨ろ用めの図第
２図 第３図

Claims (1)

1. 【特許請求の範囲】 （１）共有メモリ（２３）と、自ら変更した領域を一括
   して該共有メモリ（２３）に書戻すコピーバック動作を
   行なう複数のキャッシュメモリ（２０、２１）とをシス
   テムバス（２２）に接続したシステムで、任意のキャッ
   シュメモリが該共有メモリ（２３）の任意の領域をアク
   セスしたとき、他のキャッシュメモリにて該アクセスさ
   れた領域が変更済かつ該共有メモリ（２３）に書戻して
   反映されてない場合、該他のキャッシュメモリよりイン
   タセプト信号を送出して該任意のキャッシュメモリによ
   る共有メモリのアクセスを中断させ、該他のキャッシュ
   メモリで変更された領域の内容を該任意のキャッシュメ
   モリに転送するキャッシュメモリのインタセプト制御方
   式において、該共有メモリ（２３）に、インタセプト信
   号を供給されたとき該任意のキャッシュメモリに共有メ
   モリのアクセス再試行を指示するリトライ要求信号を送
   り応答するリトライ要求手段（１）を有し、 該キャッシュメモリ（２０、２１）に、インタセプト信
   号の送出後、該アクセスされた領域を該共有メモリ（２
   ３）に書戻して反映させる書戻し手段（２）を有し、 該書戻し手段（２）によって該共有メモリ （２３）に書戻された領域の内容を該任意のキャッシュ
   メモリのアクセス再試行により該任意のキャッシュメモ
   リに転送することを特徴とするキャッシュメモリのイン
   タセプト制御方式。 （２）請求項（１）記載のキャッシュメモリのインタセ
   プト制御方式において、 該共有メモリ（２３）に、該他のキャッシュメモリより
   インタセプト信号を供給されたときインタセプトアクノ
   リッジ信号を該他のキャッシュメモリに送出して応答す
   るインタセプト応答手段（３）を有し、 該キャッシュメモリ（２０、２１）に、該インタセプト
   信号の送出後該インタセプトアクノリッジ信号の応答が
   ないとき演算装置からの書込み要求がある毎に該共有メ
   モリ（２３）にも書込むストアスルー動作を行なうスト
   アスルー手段（４）を有することを特徴とするキャッシ
   ュメモリのインタセプト制御方式。 （３）請求項（２）記載のキャッシュメモリのインタセ
   プト制御方式において、 該キャッシュメモリ（２０、２１）に、該インタセプト
   信号の送出後該インタセプトアクノリッジ信号の応答が
   ないとき自キャッシュメモリ内で変更済かつ該共有メモ
   リ（２３）に反映されてない全ての領域を該共有メモリ
   （２３）に書戻すフラッシュ動作を行なうフラッシュ手
   段（５）を有することを特徴とするキャッシュメモリの
   インタセプト制御方式。