JPH0497385A - Ｉｃメモリカード用インターフェイス装置 - Google Patents
Ｉｃメモリカード用インターフェイス装置Info
- Publication number
- JPH0497385A JPH0497385A JP2215231A JP21523190A JPH0497385A JP H0497385 A JPH0497385 A JP H0497385A JP 2215231 A JP2215231 A JP 2215231A JP 21523190 A JP21523190 A JP 21523190A JP H0497385 A JPH0497385 A JP H0497385A
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- Japan
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- circuit
- encryption
- memory card
- information
- ciphering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＩＣメモリカード用インターフェイス装置に関
し、特に記録情報の暗号化か可能なＩＣメモリカード用
インターフェイス装置に関する。
し、特に記録情報の暗号化か可能なＩＣメモリカード用
インターフェイス装置に関する。
［従来の技術］
従来この種のＩＣメモリカード用インターフェイス装置
は暗号化を行わず情報を記録しているものが多く、暗号
化を行う場合でも暗号化パターンは固定されていた。
は暗号化を行わず情報を記録しているものが多く、暗号
化を行う場合でも暗号化パターンは固定されていた。
従って、暗号化を行わない従来のＩＣメモリカード用イ
ンターフェイス装置で書き込まれたＩＣメモリカートを
使用する際の使用者の正当性認証は、正当なカード利用
者のみしか知り得ない暗証番号等の識別情報をＩＣメモ
リカードに記録する方法に頼っていた。
ンターフェイス装置で書き込まれたＩＣメモリカートを
使用する際の使用者の正当性認証は、正当なカード利用
者のみしか知り得ない暗証番号等の識別情報をＩＣメモ
リカードに記録する方法に頼っていた。
例えば銀行の発行するキャッシュカードを使用する際に
は使用者はＩＣメモリカードを読取装置に挿入した後、
ＩＣメモリカード読取装置に対して暗証番号を入力し、
ＩＣメモリカードに記録された暗証番号と入力された暗
証番号が一致した場合のみ読取装置は使用者の正当性を
認定していた。
は使用者はＩＣメモリカードを読取装置に挿入した後、
ＩＣメモリカード読取装置に対して暗証番号を入力し、
ＩＣメモリカードに記録された暗証番号と入力された暗
証番号が一致した場合のみ読取装置は使用者の正当性を
認定していた。
［発明が解決しようとする課題］
従って、上述の従来のＩＣメモリカード用インターフェ
イス装置では、暗号化を行わない場合は、他の類似の読
取装置で不正に読み取られてしまい機密保護上問題があ
った。また、暗号化を固定パターンで行っている場合は
、暗号化を行わない場合に比べ機密保護は進んでいると
はいえるか、固定パターンであるため一度暗号化手順を
解読されてしまうと当該用インターフェイス装置で書き
込まれたすべてのカードについて解読されてしまうとい
う問題があった。
イス装置では、暗号化を行わない場合は、他の類似の読
取装置で不正に読み取られてしまい機密保護上問題があ
った。また、暗号化を固定パターンで行っている場合は
、暗号化を行わない場合に比べ機密保護は進んでいると
はいえるか、固定パターンであるため一度暗号化手順を
解読されてしまうと当該用インターフェイス装置で書き
込まれたすべてのカードについて解読されてしまうとい
う問題があった。
本発明は上記のような問題点を解消するためになされた
もので、本発明の目的は、さらに強力な機密保護機能を
有するＩＣメモリカード用インターフェイス装置を提供
することにある。
もので、本発明の目的は、さらに強力な機密保護機能を
有するＩＣメモリカード用インターフェイス装置を提供
することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明にかかるＩＣメモリ
カード用インターフェイス装置は、複数の暗号化パター
ンで記録情報を暗号化するデータ入換回路と、前記複数
の暗号化パターンのうちの１つを、外部から設定可能な
暗証情報に基づき選択・決定する暗号化パターン決定回
路とから構成される暗号化回路を有し、前記暗号化パタ
ーン決定回路の決定に基つき前記データ入換回路か記録
情報を暗号化するとともに、暗号化された記録情報の書
込み及び読み込みに先たって前記暗証情報をＩＣメモリ
カードに対して書込み及び読み込みを行うことを特徴と
している。
カード用インターフェイス装置は、複数の暗号化パター
ンで記録情報を暗号化するデータ入換回路と、前記複数
の暗号化パターンのうちの１つを、外部から設定可能な
暗証情報に基づき選択・決定する暗号化パターン決定回
路とから構成される暗号化回路を有し、前記暗号化パタ
ーン決定回路の決定に基つき前記データ入換回路か記録
情報を暗号化するとともに、暗号化された記録情報の書
込み及び読み込みに先たって前記暗証情報をＩＣメモリ
カードに対して書込み及び読み込みを行うことを特徴と
している。
［作用］
従って、本発明のＩＣメモリカード用インターフェイス
装置によれば、複数の暗号化パターンによる記録情報の
暗号化か可能となり容易に解読されず機密保護機能か高
まるとともに、もし仮に１パターンの解読か不正になさ
れた場合においても本発明のインターフェイス装置によ
って書き込まれたＩＣメモリカードのうち同様の解読方
法によって読み出せるメモリカードがどれであるか容易
にわからないので不正に情報か読み出されてしまうとい
うことかはとんとなくなる。
装置によれば、複数の暗号化パターンによる記録情報の
暗号化か可能となり容易に解読されず機密保護機能か高
まるとともに、もし仮に１パターンの解読か不正になさ
れた場合においても本発明のインターフェイス装置によ
って書き込まれたＩＣメモリカードのうち同様の解読方
法によって読み出せるメモリカードがどれであるか容易
にわからないので不正に情報か読み出されてしまうとい
うことかはとんとなくなる。
［実施例］
以下、本発明の一実施例を図について説明する。
第１図は本発明のＩＣメモリカート用インターフェイス
装置のブロック図である。第１図において、本発明のＩ
Ｃメモリカード用インターフェイス装置は中央処理装置
１０と、中央処理装置１０に接続されてＩＣメモリカー
ドに対して情報を読み書きするメモリカード用インター
フェイス回路１１と、メモリカード用インターフェイス
回路１１において記録情報の暗号化を行う暗号化回路１
２と、ＩＣメモリカード１３とから構成されている。
装置のブロック図である。第１図において、本発明のＩ
Ｃメモリカード用インターフェイス装置は中央処理装置
１０と、中央処理装置１０に接続されてＩＣメモリカー
ドに対して情報を読み書きするメモリカード用インター
フェイス回路１１と、メモリカード用インターフェイス
回路１１において記録情報の暗号化を行う暗号化回路１
２と、ＩＣメモリカード１３とから構成されている。
第２図は第１図に示す暗号化回路１２の構成図である。
第２図において、暗号化回路１２は、比較器２０．２１
と、レジスタ２２．２３と、ＡＮＤ回路２４．２５．２
６．２７と、暗号化パターンレジスタ２８と、データ入
換回路２９と、信号線１０１〜１０６とから構成されて
いる。
と、レジスタ２２．２３と、ＡＮＤ回路２４．２５．２
６．２７と、暗号化パターンレジスタ２８と、データ入
換回路２９と、信号線１０１〜１０６とから構成されて
いる。
上記の通り構成されているＩＣメモリカード用インター
フェイス装置の動作について以下に説明する。
フェイス装置の動作について以下に説明する。
ます、ＩＣメモリカードの書込作業において、中央処理
装置１０て動作する制御プログラムは、図示されないコ
ンソール等の入出力装置から書き込むべき記録情報と２
バイトの暗証コードと複数の暗号化パターンのうちどれ
を選択するかを示す暗号化パターン選択情報とを入力し
て、内部メモリに記憶する。
装置１０て動作する制御プログラムは、図示されないコ
ンソール等の入出力装置から書き込むべき記録情報と２
バイトの暗証コードと複数の暗号化パターンのうちどれ
を選択するかを示す暗号化パターン選択情報とを入力し
て、内部メモリに記憶する。
次に、中央処理装置１０はメモリカード用インターフェ
イス回路１１に対し、暗証コード設定指令を送信する。
イス回路１１に対し、暗証コード設定指令を送信する。
メモリカート用インターフェイス回路１１の図示しない
制御部は当該指令を解読し、比較器２０．２１にそれぞ
れ暗記コード設定指令の引数として受信した暗証コード
を１バイトずつセットする。以降比較器２０，２１はデ
ータ線１０１より入力されるデータと前記設定された暗
証コードを比較し一致した場合のみ出力を“１”とする
よう動作する。
制御部は当該指令を解読し、比較器２０．２１にそれぞ
れ暗記コード設定指令の引数として受信した暗証コード
を１バイトずつセットする。以降比較器２０，２１はデ
ータ線１０１より入力されるデータと前記設定された暗
証コードを比較し一致した場合のみ出力を“１”とする
よう動作する。
暗証コードの設定を完了すると、中央処理装置１０は記
憶済みの暗証コードと、暗号化パターン選択情報と、記
録情報とを引数として書込指令をメモリカード用インタ
ーフェイス回路１１に送信する。書込指令を受信したメ
モリカード用インターフェイス回路１１の制御部は引数
として受信したデータをデータ線１０１より暗号化回路
１２に送信する。
憶済みの暗証コードと、暗号化パターン選択情報と、記
録情報とを引数として書込指令をメモリカード用インタ
ーフェイス回路１１に送信する。書込指令を受信したメ
モリカード用インターフェイス回路１１の制御部は引数
として受信したデータをデータ線１０１より暗号化回路
１２に送信する。
データ線１０１より入力された暗証コート２バイトはそ
れぞれ比較器２０．２１において、先に設定された暗証
コードと比較されるがその動作は次の通りである。
れぞれ比較器２０．２１において、先に設定された暗証
コードと比較されるがその動作は次の通りである。
ます、メモリカート用インターフェイス回路１１の図示
されない制御部は暗証コード２バイト及び暗号化パター
ン選択情報１バイトの計３バイトを暗号化回路１２へ順
に送信している間、暗号化パターン決定信号１０２をそ
の間“１′にするとともに、暗証コード（１）送信時は
Ｓｅｔ １信号１０３をその間“１”に、暗証コード（
２）送信時はＳｅｔ ２信号１０４をその間“１′に、
暗号化パターン選択情報送信時はＳｅｔ３信号１０５を
その間“１″にセットする様に制御する。
されない制御部は暗証コード２バイト及び暗号化パター
ン選択情報１バイトの計３バイトを暗号化回路１２へ順
に送信している間、暗号化パターン決定信号１０２をそ
の間“１′にするとともに、暗証コード（１）送信時は
Ｓｅｔ １信号１０３をその間“１”に、暗証コード（
２）送信時はＳｅｔ ２信号１０４をその間“１′に、
暗号化パターン選択情報送信時はＳｅｔ３信号１０５を
その間“１″にセットする様に制御する。
従って、暗号化回路１２において、暗証コード（１）受
信時は比較器２０の出力か“１″となり、ＡＮＤ回路２
４の出力も“１゛となるのでレジスタ２２には“１”か
セットされ、以降次のリセット信号か入力されるまでは
レジスタ２２の出力は“１”となる。
信時は比較器２０の出力か“１″となり、ＡＮＤ回路２
４の出力も“１゛となるのでレジスタ２２には“１”か
セットされ、以降次のリセット信号か入力されるまでは
レジスタ２２の出力は“１”となる。
レジスタ２２の出力“１″を比較器２１に入力している
ため先にレジスタ２２から“１“が出力されていないと
比較器２１からは暗証コード（２）受信時でも“１“は
出力されない。
ため先にレジスタ２２から“１“が出力されていないと
比較器２１からは暗証コード（２）受信時でも“１“は
出力されない。
次に、暗証コード（２）受信時は比較器２１の出力が“
１”となり、ＡＮＤ回路２５の出力も“１”となるので
、レジスタ２３には“１″がセットされ、以降次のリセ
ット信号か入力されるまではレジスタ２３の出力は“１
”となる。従って、この時点でＡＮＤ回路２６の出力は
“１″となることかわかる。
１”となり、ＡＮＤ回路２５の出力も“１”となるので
、レジスタ２３には“１″がセットされ、以降次のリセ
ット信号か入力されるまではレジスタ２３の出力は“１
”となる。従って、この時点でＡＮＤ回路２６の出力は
“１″となることかわかる。
次に、暗号化パターン選択情報受信時はＡＮＤ回路２７
の３本の入力信号線である、ＡＮＤ回路２６の出力、暗
号化パターン決定信号１０２、及びＳｅｔ３信号１０５
のいずれもが“１”となっているので、ＡＮＤ回路２７
の出力はその間“１′となり、暗号化パターンレジスタ
２８のセット信号となる。従って、この時点で暗号化パ
ターンレジスタ２８には、データ線１０１の内容である
暗号化パターン選択情報が前記セット信号によりセット
されることになり、暗号化パターンレジスタ２８の出力
が有効化される。また、暗号化バタンレジスタ２８の出
力信号を入力して、暗号化パターンを決定するとともに
データ人換え動作の有効化を行うデータ入換回路２９か
、以降データ線１０１より入力される記録情報を暗号化
パターンレジスタの出力信号により決定される暗号化パ
ターンでデータ入換えを行うことになる。
の３本の入力信号線である、ＡＮＤ回路２６の出力、暗
号化パターン決定信号１０２、及びＳｅｔ３信号１０５
のいずれもが“１”となっているので、ＡＮＤ回路２７
の出力はその間“１′となり、暗号化パターンレジスタ
２８のセット信号となる。従って、この時点で暗号化パ
ターンレジスタ２８には、データ線１０１の内容である
暗号化パターン選択情報が前記セット信号によりセット
されることになり、暗号化パターンレジスタ２８の出力
が有効化される。また、暗号化バタンレジスタ２８の出
力信号を入力して、暗号化パターンを決定するとともに
データ人換え動作の有効化を行うデータ入換回路２９か
、以降データ線１０１より入力される記録情報を暗号化
パターンレジスタの出力信号により決定される暗号化パ
ターンでデータ入換えを行うことになる。
なお、この時点、すなわち暗号化パターン選択情報を受
信して暗号化パターンレジスタ２８の出力が有効化され
る時点、までにもデータ入換回路２９にはデータ線１０
１よりデータが入力されているか、暗号化パターンレジ
スタ２８の出力が有効化されていないので、データ入換
回路２９は暗号化を行わずデータ線１０１の内容をその
まま出力線１０６に出力している。その後、データ入換
回路２９の出力か有効化され、データ入換回路２つによ
り暗号化された記録情報は、出力線１０６により暗号化
回路１２から出力され、メモリカード用インターフェイ
ス回路１１の図示されない書込部を介してＩＣメモリカ
ード１３に記録されることになる。
信して暗号化パターンレジスタ２８の出力が有効化され
る時点、までにもデータ入換回路２９にはデータ線１０
１よりデータが入力されているか、暗号化パターンレジ
スタ２８の出力が有効化されていないので、データ入換
回路２９は暗号化を行わずデータ線１０１の内容をその
まま出力線１０６に出力している。その後、データ入換
回路２９の出力か有効化され、データ入換回路２つによ
り暗号化された記録情報は、出力線１０６により暗号化
回路１２から出力され、メモリカード用インターフェイ
ス回路１１の図示されない書込部を介してＩＣメモリカ
ード１３に記録されることになる。
従って、ＩＣメモリカード１３には、まず、暗号化され
ない暗証コード２バイト（１バイト毎にチエツクが行わ
れる）と、暗号化パターン選択情報１バイトが記録され
た後に、暗号化された記録情報が書き込まれることにな
る。
ない暗証コード２バイト（１バイト毎にチエツクが行わ
れる）と、暗号化パターン選択情報１バイトが記録され
た後に、暗号化された記録情報が書き込まれることにな
る。
このように書き込まれたＩＣメモリカードは、第２図に
示す暗号化回路に対応する復号化回路を有するＩＣメモ
リカード読取装置により読み出されることになるが、Ｉ
Ｃメモリカード用インターフェイス装置の復号化回路構
成については、上記の暗号化回路の説明より容易に類推
されるので説明は省略する。
示す暗号化回路に対応する復号化回路を有するＩＣメモ
リカード読取装置により読み出されることになるが、Ｉ
Ｃメモリカード用インターフェイス装置の復号化回路構
成については、上記の暗号化回路の説明より容易に類推
されるので説明は省略する。
また、上記説明においては暗証コード２バイトとして説
明したが、他のバイト数であってもよく、その場合の回
路構成も上述の説明より容易に理解されるところである
。
明したが、他のバイト数であってもよく、その場合の回
路構成も上述の説明より容易に理解されるところである
。
［発明の効果コ
以上説明したように、本発明のＩＣメモリカード用イン
ターフェイス装置によれば、暗号化を複数のパターンで
行うことかできるとともに、その暗号化パターンの決定
を暗証を用いて行っているので、高い機密性を備えたカ
ードシステムを構築することができるという効果かある
。
ターフェイス装置によれば、暗号化を複数のパターンで
行うことかできるとともに、その暗号化パターンの決定
を暗証を用いて行っているので、高い機密性を備えたカ
ードシステムを構築することができるという効果かある
。
第１図は本発明の一実施例を示すＩＣメモリカード用イ
ンターフェイス装置のブロック図、第２図は第１図に示
す暗号化回路の構成図である。 １０ ・・・ 中央処理装置 １１ ・・・ メモリカード用インターフェイス回路１
２ ・・・ 暗号化回路 １３ ・・・ ＩＣメモリカード ２０．２１ ・・・ 比較器 ２２．２ ２４．２ ２８ ・・・ ２９ ・・・ １０３、 ３ ・・・ レジスタ ５．２６．２７ ・・・ ＡＮＤ回路 暗号化パターンレジスタ データ入換回路 ・・・ データ線 ・・・ 暗号化パターン決定信号 １０４．１０５−８ｅｔ信号 ・・・ 出力線
ンターフェイス装置のブロック図、第２図は第１図に示
す暗号化回路の構成図である。 １０ ・・・ 中央処理装置 １１ ・・・ メモリカード用インターフェイス回路１
２ ・・・ 暗号化回路 １３ ・・・ ＩＣメモリカード ２０．２１ ・・・ 比較器 ２２．２ ２４．２ ２８ ・・・ ２９ ・・・ １０３、 ３ ・・・ レジスタ ５．２６．２７ ・・・ ＡＮＤ回路 暗号化パターンレジスタ データ入換回路 ・・・ データ線 ・・・ 暗号化パターン決定信号 １０４．１０５−８ｅｔ信号 ・・・ 出力線
Claims (1)
- 【特許請求の範囲】 暗号化回路を有するＩＣメモリカード用インターフェイ
ス装置であって、前記暗号化回路は複数の暗号化パター
ンで記録情報を暗号化するデータ入換回路と、前記複数
の暗号化パターンのうち１つを選択するための暗号化パ
ターン決定回路とから構成され、 前記暗号化パターン決定回路は、外部から設定可能な暗
証情報に基づき暗号化パターンの決定を行い、 前記暗号化回路は記録情報の書込み及び読み込みに先だ
って前記暗証情報の書き込みを行うことを特徴とするＩ
Ｃメモリカード用インターフェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02215231A JP3108429B2 (ja) | 1990-08-14 | 1990-08-14 | Ｉｃメモリカード用インターフェイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02215231A JP3108429B2 (ja) | 1990-08-14 | 1990-08-14 | Ｉｃメモリカード用インターフェイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0497385A true JPH0497385A (ja) | 1992-03-30 |
| JP3108429B2 JP3108429B2 (ja) | 2000-11-13 |
Family
ID=16668886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02215231A Expired - Fee Related JP3108429B2 (ja) | 1990-08-14 | 1990-08-14 | Ｉｃメモリカード用インターフェイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108429B2 (ja) |
-
1990
- 1990-08-14 JP JP02215231A patent/JP3108429B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3108429B2 (ja) | 2000-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20070908 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
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