JPH0497461A

JPH0497461A - メモリ試験方式

Info

Publication number: JPH0497461A
Application number: JP2216241A
Authority: JP
Inventors: Takeshi Yamada; 毅山田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-08-16
Filing date: 1990-08-16
Publication date: 1992-03-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、プロセッサ内に記憶領域を有し、主記憶装置
の全領域を対象にしたメモリ試験方式に関する。

〔従来の技術〕

従来、全主記憶領域を対象にしたメモリ試験では、試験
実行終了後、主記憶装置内に格納されている試験プログ
ラムが破壊されているため、試験者がデータ処理装置に
接続されている操作パネルを操作することにより試験結
果を確認していた。

又、従来のメモリ試験方式で試験プログラムを再度実行
させるには、試験者がデータ処理装置に接続された操作
パネルを操作し、試験プログラムを主記憶装置に再格納
させ、この試験プログラムを再起動させるという方法が
とられていた。

〔発明が解決しようとする課題〕

上述したように従来の全主記憶領域を対象にしたメモリ
試験方式では、試験終了後、主記憶装置上の試験プログ
ラムか破壊されてしまう。そのため試験結果を確認する
には、試験者か操作パネルを操作する必要がある。又、
試験プログラムを再び実行させるためには、試験者が、
毎回操作パネルを操作しシステムの再立ち上げを行い、
試験プログラムを主記憶装置に再格納する必要があり、
手間がかかり操作性が悪いという欠点かあった。

本発明の目的は、試験結果の表示を自動的に行うことか
でき、又、試験を繰返し実行させる場合、試験プログラ
ムを人手で再格納する必要かないメモリ試験方式を提供
することにある。

〔課題を解決するための手段〕

本発明のメモリ試験方式は、プロセ・ンサ内に記憶領域
を有し、データ処理装置の主記憶領域を試験するメモリ
試験方式において、主記憶装置内に格納された試験プロ
グラムの試験実行部を前記プロセッサ内の記憶領域に転
送する試験部転送手段と、転送された前記試験実行部を
起動させる試験実行部起動手段と、前記主記憶領域の試
験結果を前記プロセッサ内の記憶領域に格納する試験結
果格納手段と、試験終了後、前記試験プログラムを前記
主記憶装置に再格納する試験プロクラム再格納手段と、
前記試験プロクラム再格納手段に再格納された試験プロ
グラムを再起動させる試験再起動手段と、前記試験結果
格納手段に格納された試験結果を表示する試験結果表示
手段とを備える構成である。

〔実施例〕

次に、本の実施例について図面を参照して詳細に説明す
る。本発明の一実施例を示す第１図を参照すると、試験
システムは、キーボード７／デイスプレイ１０と、主記
憶装置２０と、プロセッサ３０と、入出力制御装置４０
と、外部記憶装置７０と、母線９０とから構成されてい
る。

主記憶装置２０．プロセッサ３０及び入出力制御装置４
０は母線９０に接続され、入出力制御装置４０には、入
出力手段であるキーホード／デイスプレィ１０と、外部
記憶装置７０とが接続されている。外部記憶装置７０に
は、試験プログラム２００が格納されている。

試験プログラム２００は、試験部転送処理部２１０と、
試験起動処理部２２０と、試験実行処理部２３０と、試
験結果判定処理部２４０と、試験終了検出処理部２５０
と、試験プログラム再格納処理部（試験プログラム再格
納手段）２６０と、試験再起動処理部（試験再起動手段
）２７０と、試験結果表示処理部２８０とから構成され
ている。

プロセッサ３０内のプロセッサ内記憶領域６０には、試
験実行処理格納部６１０と、試験結果判定処理格納部６
２０と、試験終了検出処理格納部６３０と、試験プログ
ラム再格納処理格納部（試験プログラム再格納手段）６
４０と、試験再起動処理格納部（試験再起動手段）６５
０と、試験結果格納部６６０とが含まれる。

第２図は第１図における試験結果格納部６６０の構成図
である。試験結果格納部６６０はエラー情報格納部６６
１及び試験終了情報格納部６６２から構成されている。

エラー情報格納部６６１は、エラー判定フラグ領域６６
１１．アドレス格納領域６６１２及びデータ格納領域６
６１３かｒ。

構成されている。試験終了情報格納領域６６２は、試験
終了フラグ領域６６２１から構成されている。

次に、本発明の一実施例の処理フローについて第３図を
参照して説明する。まず試験者は、キーボード、′デイ
スプレィ１０を操作して外部記憶装置７０内の試験プロ
グラム２００を主記憶装置２０に格納させる。そこて試
験者は全主記憶領域を対象とするメモリ試験の起動コマ
ンドをキーホード／デイスプレィ１０より投入する。（
ステップ１００）。

メモリ試験を起動させると、まず試験部転送処理部２１
０に制御が移る。試験部転送処理部２１０は、主記憶装
置２０に格納された試験プログラム２００内の試験実行
処理部２３０．試験結果判定処理部２４０．試験終了検
出処理部２５０．試験プログラム再格納処理部２６０．
及び試験再起動処理部２７０をプロセッサ内記憶領域６
０内の試験実行処理格納部６１０．試験結果判定処理格
納部６２０．試験終了検出処理格納部６３０．試験プロ
グラム再格納処理格納部６４０．及び試験再起動処理格
納部６５０にそれぞれ転送する（ステップ１１０）。

次に、試験起動処理部２２０はプロセッサ内記憶領域６
０内の試験実行処理格納部６１０に転送された試験実行
処理部２３０を起動させる。試験実行処理部２３０は、
まず主記憶装置２０の先頭アドレスに対して試験を行う
（ステップ１２０）。試験結果は、プロセッサ内記憶領
域６０内の試験結果判定処理格納部６２０に転送され、
試験結果判定部２４０によって判定される（ステップ１
３０）。

試験結果判定部２４０は、試験結果が正常であると判定
すれば、試験終了検出処理部２５０に制御を移す（ステ
ップ１４０）。また試験結果判定部２４０は試験結果が
エラーであると判定すれば、′１′をエラー情報格納部
６６１内のエラー判定フラグ領域６６１１に、エラー時
のアドレスをアドレス格納領域６６１２に、エラー時の
アドレスのデータをデータ格納領域６６１３に格納する
。さらに試験結果判定部２４０は、試験終了情報格納部
６６２内の試験終了フラグ領域６６２１に°　１“を格
納して、試験終了検出処理部２５０に制御を移す（ステ
ップ１５０）。

試験終了検出処理部２５０は、主記憶装置２０の全領域
に対して試験が行われた場合か、試験終了フラグ領域６
６２１に′　１′が格納されていた場合には試験ブロク
ラム再格納処理２６０を起動させ、それ以外の場合は次
のアドレスに対して試験実行処理部２３０を実行させろ
くステップ１６０）。試験プログラム再格納処理部２６
０は、外部記憶装置７０から、試験プログラム２００を
主記憶装置２０内に再格納する（ステップ１７０）。

次に試験プログラム再起動処理部２７０は、主記憶装置
ｔ　２０内に再格納された試験プログラム２００内の試
験結果表示部２８０を起動させる（ステップ１８０）。

起動された試験結果表示部２８０は、まず試験結果格納
部６６０内のエラー判定領域６６１１の内容を調べる（
ステップ１９０）。もしエラー判定フラグ領域６６１１
が°０′てあれば、試験が正常終了したということをキ
ーボード／デイスプレィ１０に表示するくステップ２０
０）。又、エラー判定フラグ領域６６１１が”　１”で
あれば、試験は異常終了したことなのてエラーが発生し
たアドレスとエラーが発生したアドレスのデータが格納
されているアドレス格納領域６６１２、データ格納領域
６６１３の内容をキーボード／デイスプレィ１０に表示
する（ステップ２１０）。

以上で試験が終了し、コマンド待ち状態となる。ここで
試験を再度実行したいときは、メモリ試験の起動コマン
ドをキーボード／デイスプレィ１０より再度投入すれば
よい（ステップ２２０）。

〔発明の効果〕

以上説明したように、本発明は全土記憶領域に対するメ
モリ試験の実行後、試験プログラムを失記憶装置に再格
納し、人手か介入することなく再起動させることにより
、試験結果の表示を試験プログラムで自動的に行うこと
か可能であり、又、試験プログラムを繰り返し実行させ
る場合においても、試験プログラムを人手で再格納させ
ることなく実行することか可能であるという利点かある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図のプロセッサ内記憶領域内の試験結果格納部の構成図
、第３図は本発明の一実施例の処理の流れを示すフロー
チャートである。１０・・・キーボード／デイスプレィ、２０・・・主記
憶装置、３０・・・プロセッサ、４０・・・入出力制御
装置、６０・・・プロセッサ内記憶領域、７０・・・外
部記憶装置、９０・・・母線、２００・・・試験プログ
ラム、２１０・・・試験部転送処理部、２２０・・・試
験起動処理部、２３０・・・試験実行処理部、２４０・
・・試験結果判定処理部、２５０・・・試験終了検出処
理部、２６０・・・試験プログラム再格納処理部、２７
０・・・試験再起動処理部、２８０・・・試験結果表示
処理部、６１０・・・試験実行処理格納部、６２０・・
・試験結果判定処理格納部、６３０・・・試験終了検出
処理格納部、６４０・・・試験プログラム再格納処理格
納部、６５０・・・試験再起動処理格納部、６６０・・
・試験結果格納部、６６１・・・エラー情報格納部、６
６２・・・試験終了情報格納部、６６１１・・・エラー
判定フラク領域、６６１２・・・アドレス格納領域、６
６１３・・・データ格納領域、６６２１・・・試験終了
フラグ領域。

Claims

【特許請求の範囲】

プロセッサ内に記憶領域を有し、データ処理装置の主記
憶領域を試験するメモリ試験方式において、主記憶装置
内に格納された試験プログラムの試験実行部を前記プロ
セッサ内の記憶領域に転送する試験部転送手段と、転送
された前記試験実行部を起動させる試験実行部起動手段
と、前記主記憶領域の試験結果を前記プロセッサ内の記
憶領域に格納する試験結果格納手段と、試験終了後、前
記試験プログラムを前記主記憶装置に再格納する試験プ
ログラム再格納手段と、前記試験プログラム再格納手段
に再格納された試験プログラムを再起動させる試験再起
動手段と、前記試験結果格納手段に格納された試験結果
を表示する試験結果表示手段とを備えたことを特徴とす
るメモリ試験方式。