JPH0498448A - マルチｃｐｕ用メモリシステム - Google Patents
マルチｃｐｕ用メモリシステムInfo
- Publication number
- JPH0498448A JPH0498448A JP2212840A JP21284090A JPH0498448A JP H0498448 A JPH0498448 A JP H0498448A JP 2212840 A JP2212840 A JP 2212840A JP 21284090 A JP21284090 A JP 21284090A JP H0498448 A JPH0498448 A JP H0498448A
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- JP
- Japan
- Prior art keywords
- program
- cpu
- cpus
- program rom
- memory system
- Prior art date
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- Pending
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- Stored Programmes (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、比較的小規模なマルチＣＰＵ用メモリンステ
ムに関する。
ムに関する。
従来の技術
以下、図面を参照しながら、従来のマルチＣＰＵ用メモ
リンステムの一例について説明する。
リンステムの一例について説明する。
第４図は、従来のマルチＣＰＵ用メモリシステムの構成
図を示すものである。図において、２１゜２２はプログ
ラムＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅａ＋ｏｒｙ
）、２３ ＋ ２４はワークＲＡ Ｍ （Ｒａｎｄｏｍ
Ａｃｃｅｓｓｒｅａｄ ｗｒｉｔｅ Ｍｅｍｏｒｙ）
、２５．２６はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ ）である。
図を示すものである。図において、２１゜２２はプログ
ラムＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅａ＋ｏｒｙ
）、２３ ＋ ２４はワークＲＡ Ｍ （Ｒａｎｄｏｍ
Ａｃｃｅｓｓｒｅａｄ ｗｒｉｔｅ Ｍｅｍｏｒｙ）
、２５．２６はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ ）である。
以下その動作について説明する。
まず、ＣＰＵ２５はプログラムＲＯＭ２１よシブログラ
ム命令を読み込み、ワークＲＡＭ２３を使ってプログラ
ムを実行する。ＣＰＵ２６はプログラムＲＯＭ２２より
プログラム命令を読み込み、ワークＲＡＭ２４を使って
、プログラムを実行する。
ム命令を読み込み、ワークＲＡＭ２３を使ってプログラ
ムを実行する。ＣＰＵ２６はプログラムＲＯＭ２２より
プログラム命令を読み込み、ワークＲＡＭ２４を使って
、プログラムを実行する。
発明が解決しようとする課題
しかしながら、上記のような構成では、プログラムサイ
ズが小さな場合にも、ＣＰＵの個数と同数のプログラム
ＲＯＭが必要となり、マルチＣＰＵシステム全体のコス
トが高くなるという問題点を有していた。
ズが小さな場合にも、ＣＰＵの個数と同数のプログラム
ＲＯＭが必要となり、マルチＣＰＵシステム全体のコス
トが高くなるという問題点を有していた。
本発明は上記の問題点に鑑み、複数のＣＰＴＪに対して
、１つのプログラムＲＯＭからプログラムを供給するマ
ルチＣＰＵ用メモリンステムを提供するものである。
、１つのプログラムＲＯＭからプログラムを供給するマ
ルチＣＰＵ用メモリンステムを提供するものである。
課題を解決するだめの手段
上記目的を達成するために本発明は、マルチＣＰＵと、
そのマルチＣＰＵに共有されるプログラムＲＯＭと、ワ
ークＲＡＭと、３ステートバツフアと、ディレィ回路と
いう構成を備えたものである。
そのマルチＣＰＵに共有されるプログラムＲＯＭと、ワ
ークＲＡＭと、３ステートバツフアと、ディレィ回路と
いう構成を備えたものである。
作用
本発明は上記した構成によって、マルチＣＰＵ用メモリ
システム起動時に、各ＣＰＵへのリセット信号を順次遅
らせて伝えることにより、各ＣＰＵが動作を開始する時
刻をずらせ、その間にＣＰＵはプログラムＲＯＭから必
要なプログラムを各ＣＰＵ専用のワークＲＡＭに転送し
、ワークＲ五Ｍ内のプログラム命令を読み込み、プログ
ラム実行するものである。
システム起動時に、各ＣＰＵへのリセット信号を順次遅
らせて伝えることにより、各ＣＰＵが動作を開始する時
刻をずらせ、その間にＣＰＵはプログラムＲＯＭから必
要なプログラムを各ＣＰＵ専用のワークＲＡＭに転送し
、ワークＲ五Ｍ内のプログラム命令を読み込み、プログ
ラム実行するものである。
実施例
以下本発明の一実施例のマルチＣＰＵ用メモリシステム
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
第１図は本発明の一実施例におけるマルチＣＰＵ用メモ
リシステムの構成を示すものである。図において、１は
プログラムを格納するプログラムＲＯＭ、２はＣＰＵ６
とプログラムＲＯＭ１との間のアドレス・データ信号を
制御する３ステートバツフア、３はＣＰＵ７とプログラ
ムＲＯＭ１との間のアドレス・データ信号を制御する３
ステートバツフア、４はＣＰＵ６専用のワークＲＡＭ。
リシステムの構成を示すものである。図において、１は
プログラムを格納するプログラムＲＯＭ、２はＣＰＵ６
とプログラムＲＯＭ１との間のアドレス・データ信号を
制御する３ステートバツフア、３はＣＰＵ７とプログラ
ムＲＯＭ１との間のアドレス・データ信号を制御する３
ステートバツフア、４はＣＰＵ６専用のワークＲＡＭ。
６はＣＰＵ専用のワークＲＡＭ、６は前述のＣＰＵ。
７は同じく前述のＣＰＵ、ｓはリセットのタイミングを
遅らせるディレィ回路である。
遅らせるディレィ回路である。
以下その動作を説明する。
第１図において、マルチＣＰＵ用メモリシステム起動時
にリセット信号が解除され（ハイレベルになり）、ディ
レィ回路８による一定時間の間は、３ステートバツフア
２はアクセス許可状態、３ステートバツフア３はアクセ
ス禁止状態になる。
にリセット信号が解除され（ハイレベルになり）、ディ
レィ回路８による一定時間の間は、３ステートバツフア
２はアクセス許可状態、３ステートバツフア３はアクセ
ス禁止状態になる。
ＣＰＵ６はプログラムＲＯＭ１がらプログラム命令を読
み出し、各ＣＰＵのいわば準備動作を規定シているコン
フィグレーションプログラムラ実行スる。コンフィグレ
ーションプログラムにより、ＣＰＵ６はプログラムＲＯ
Ｍ１内のＣＰＵｅ用のプログラムをワークＲＡＭ４に転
送したのち、ワークＲＡＭ４内のプログラムに実行を移
す。以降、ｃｐＵｅはワークＲＡＭ４内のプログラムを
実行し続ける。
み出し、各ＣＰＵのいわば準備動作を規定シているコン
フィグレーションプログラムラ実行スる。コンフィグレ
ーションプログラムにより、ＣＰＵ６はプログラムＲＯ
Ｍ１内のＣＰＵｅ用のプログラムをワークＲＡＭ４に転
送したのち、ワークＲＡＭ４内のプログラムに実行を移
す。以降、ｃｐＵｅはワークＲＡＭ４内のプログラムを
実行し続ける。
リセット信号が解除されてから一定時間が経過すると、
ディレィ回路８の働きにより、３ステートバツフア２は
アクセス禁止状態、３ステートバツフア３はアクセス許
可状態になる。またＣＰＵ７はプログラムＲＯＭ１から
プログラム命令を読み出し、コンフィグレーションプロ
グラムを実行スル。コンフィグレーションプログラムに
より、ＣＰＵ７はプログラムＲＯＭＩ内のＣＰＵＴ用の
プログラムを読み出し、プログラムを実行する。
ディレィ回路８の働きにより、３ステートバツフア２は
アクセス禁止状態、３ステートバツフア３はアクセス許
可状態になる。またＣＰＵ７はプログラムＲＯＭ１から
プログラム命令を読み出し、コンフィグレーションプロ
グラムを実行スル。コンフィグレーションプログラムに
より、ＣＰＵ７はプログラムＲＯＭＩ内のＣＰＵＴ用の
プログラムを読み出し、プログラムを実行する。
第２図は、各ＣＰＵから見たメモリマツピングである。
９はＣＰＵ６から見たメモリマツピング、１０はＣＰＵ
７から見たメモリマツピングである。
７から見たメモリマツピングである。
第３図はコンフィグレーションプログラムのアルゴリズ
ムである。ＣＰＵ６はＣＰＵ判定処理１１によりボート
レベルを読み込み、自分がＣＰＵ６であることを認識し
、プログラム転送処理１２に分岐する。プログラム転送
処理１２では、プログラムＲＯＭＩ内のＣＰＵａ用プロ
グラムをワークＲＡＭ４に転送する。プログラムジャン
プ処理１３では、前記処理で転送したワークＲＡＭ４の
プログラムに実行を移す。ＣＰＵ７はＣＰＵ判定処理１
１によりポートレベルを読み込み、自分がＣＰＵ７であ
ることを認識し、プログラムジャンプ処理１４によりプ
ログラムＲＯＭＩ内のＣＰＵＴ用プログラムに実行を移
す。
ムである。ＣＰＵ６はＣＰＵ判定処理１１によりボート
レベルを読み込み、自分がＣＰＵ６であることを認識し
、プログラム転送処理１２に分岐する。プログラム転送
処理１２では、プログラムＲＯＭＩ内のＣＰＵａ用プロ
グラムをワークＲＡＭ４に転送する。プログラムジャン
プ処理１３では、前記処理で転送したワークＲＡＭ４の
プログラムに実行を移す。ＣＰＵ７はＣＰＵ判定処理１
１によりポートレベルを読み込み、自分がＣＰＵ７であ
ることを認識し、プログラムジャンプ処理１４によりプ
ログラムＲＯＭＩ内のＣＰＵＴ用プログラムに実行を移
す。
以上のように、プログラムＲＯＭと、ワークＲＡＭと、
３ステートバツフアと、ディレィ回路を設けることによ
り、複数のＣＰＵに１つのプログラムＲＯＭからプログ
ラムを供給することができる。
３ステートバツフアと、ディレィ回路を設けることによ
り、複数のＣＰＵに１つのプログラムＲＯＭからプログ
ラムを供給することができる。
なお、上記実施例ではＣＰＵを２つとしたが、３以上と
してもよい。
してもよい。
またＣＰＵ６とＣＰＵ７は異なるプログラムを実行する
ものとしているが、２つのＣＰＵが同一のプログラムを
実行してもよい。
ものとしているが、２つのＣＰＵが同一のプログラムを
実行してもよい。
発明の効果
以上のように本発明は、マルチＣＰＵと、そのマルチＣ
ＰＵに共有されるプログラムＲＯＭと、ワークＲＡＭと
、３ステートバツフアと、ディレィ回路を設けることに
より、複数のＣＰＵに１つのプログラムＲＯＭからプロ
グラムを供給することができる。
ＰＵに共有されるプログラムＲＯＭと、ワークＲＡＭと
、３ステートバツフアと、ディレィ回路を設けることに
より、複数のＣＰＵに１つのプログラムＲＯＭからプロ
グラムを供給することができる。
第１図は本発明の一実施例におけるマルチＣＰＵ用メモ
リシステムのブロック図、第２図は各ＣＰＵから見たメ
モリマツピング図、第３図はコンフィグレーションプロ
グラムのアルゴリズムを示すフローチャート、第４図は
従来のマルチＣＰＵ用メモリシステムのブロック図であ
る。 １・・・・・プログラムＲＯＭ 、 ２ ＋ ３・・・
・・・３ステートバツフア、４，６・・・・・・ワーク
ＲＡＭ、６．７・・・・・ＣＰＵ、８・・・・・・リセ
ットのタイミングを遅らせるディレィ回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名菓 図
リシステムのブロック図、第２図は各ＣＰＵから見たメ
モリマツピング図、第３図はコンフィグレーションプロ
グラムのアルゴリズムを示すフローチャート、第４図は
従来のマルチＣＰＵ用メモリシステムのブロック図であ
る。 １・・・・・プログラムＲＯＭ 、 ２ ＋ ３・・・
・・・３ステートバツフア、４，６・・・・・・ワーク
ＲＡＭ、６．７・・・・・ＣＰＵ、８・・・・・・リセ
ットのタイミングを遅らせるディレィ回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名菓 図
Claims (1)
- マルチＣＰＵと、そのマルチＣＰＵに共有されるプログ
ラムＲＯＭと、ワークＲＡＭと、３ステートバッファと
、ディレィ回路とを備えたマルチＣＰＵ用メモリシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212840A JPH0498448A (ja) | 1990-08-10 | 1990-08-10 | マルチｃｐｕ用メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212840A JPH0498448A (ja) | 1990-08-10 | 1990-08-10 | マルチｃｐｕ用メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498448A true JPH0498448A (ja) | 1992-03-31 |
Family
ID=16629216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2212840A Pending JPH0498448A (ja) | 1990-08-10 | 1990-08-10 | マルチｃｐｕ用メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7765391B2 (en) | 2006-02-09 | 2010-07-27 | Nec Electronics Corporation | Multiprocessor system and boot-up method of slave system |
| JP2016519816A (ja) * | 2013-03-29 | 2016-07-07 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． | コンピューティングノードにおけるエージェント間でのファームウェアの共有 |
-
1990
- 1990-08-10 JP JP2212840A patent/JPH0498448A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7765391B2 (en) | 2006-02-09 | 2010-07-27 | Nec Electronics Corporation | Multiprocessor system and boot-up method of slave system |
| JP2016519816A (ja) * | 2013-03-29 | 2016-07-07 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． | コンピューティングノードにおけるエージェント間でのファームウェアの共有 |
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