JPH05101001A - パーソナルコンピユータシステム - Google Patents

パーソナルコンピユータシステム

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JPH05101001A
JPH05101001A JP4076500A JP7650092A JPH05101001A JP H05101001 A JPH05101001 A JP H05101001A JP 4076500 A JP4076500 A JP 4076500A JP 7650092 A JP7650092 A JP 7650092A JP H05101001 A JPH05101001 A JP H05101001A
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bus
input
data bus
arbitration
controller
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JP4076500A
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Daniel Paul Fuoco
ダニエル・ポール・フオツコ
Luis A Hernandez
ルイス・アントニオ・ヘルナンデス
Eric Mathisen
エリツク・マテイセン
Dennis Lee Moeller
デニス・リー・ミユラー
Jonathan H Raymond
ジヨナサン・ヘンリー・レイモンド
Esmaeil Tashakori
エスマイル・タシヤコリ
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International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4031—Coupling between buses using bus bridges with arbitration

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Abstract

(57)【要約】 【目的】 パーソナルコンピュータシステムのバス資源
の有効利用を可能にすることにより、パーソナルコンピ
ュータのオペレーションを強化する。 【構成】 この発明によるパーソナルコンピュータシス
テムは、高速局所プロセッサデータバス、入力／出力デ
ータバス、局所プロセッサバスに直接的に結合された２
つ以上のマスタ装置、並びに、局所プロセッサバスと入
力／出力データバス間の通信を提供するために両方に直
接的に結合されたバスインタフェースコントローラを有
し、バスインタフェースコントローラは、局所プロセッ
サバスに対するアクセスのために、前記マスタ装置間の
調停を提供すると共に、入力／出力データバスに対する
アクセスのために、局所プロセッサバスと、入力／出力
データバスに直接的に結合された装置との調停を提供す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、パーソナルコンピュ
ータ、特に、局所プロセッサバスに直接的に結合された
複数の「マスタ」装置間の局所プロセッサバスのコント
ロールのための調停をすることが可能なことにより、そ
の性能が高まるパーソナルコンピュータに関する。
【０００２】
【従来の技術】一般的なパーソナルコンピュータシステ
ム及びＩＢＭパーソナルコンピュータは、特に、現代社
会の多くの部分にコンピュータパワーを提供するために
広く使用されるようになった。通常、パーソナルコンピ
ュータシステムは、単一のシステムプロセッサと、付随
する揮発性及び不揮発性メモリ、ディスプレイモニタ、
キーボード、１つ以上のディスケットドライブ、固定デ
ィスクストレージ及び選択的なプリンタを有するシステ
ムユニットからなる、デスクトップ、フロアスタンド、
またはポータブルマイクロコンピュータとして規定され
うる。これらのシステムの顕著な特徴の１つは、これら
の要素を互いに接続するために母板またはシステムプレ
イナが使用されることである。これらのシステムは、主
に、単独のユーザに独立したコンピュータパワーを与え
るために設計され、個人的またはスモールビジネスによ
る購入のために安価とされる。このようなパーソナルコ
ンピュータシステムの例がＩＢＭ社製のパーソナルコン
ピュータＡＴ及びＩＢＭのパーソナルシステム／２ モ
デル２５、３０、Ｌ４０ＳＸ、５０、５５、６５、７
０、８０、９０及び９５である。
【０００３】これらのシステムは、２つの一般的なファ
ミリに分類される。第１のファミリは、通常、ファミリ
Ｉモデルと称され、ＩＢＭパーソナルコンピュータＡＴ
及び他の「ＩＢＭコンパチブル」マシンによって具現化
されるバスアーキテクチャを使用する。第２のファミリ
は、ファミリIIモデルと称され、ＩＢＭのパーソナルシ
ステム／２ モデル５０から９５によって具現化される
ＩＢＭのマイクロチャネルバスアーキテクチャを使用す
る。初期において、ファミリＩモデルは、典型的に、シ
ステムプロセッサとして広く普及しているインテルの８
０８８または８０８６マイクロプロセッサを使用した。
これらのプロセッサは、１メガバイトのメモリをアドレ
ス決めする能力を有する。最近のファミリＩモデル及び
ファミリIIモデルは、より高速のインテル社製の８０２
８６、８０３８６及び８０４８６マイクロプロセッサを
一般的には使用し、それらは、より低速なインテルの８
０８６マイクロプロセッサをエミュレートするため実モ
ードにおいて、または、幾つかのモデルのために、１メ
ガバイトから４ギガバイトまでアドレス範囲を拡大する
プロテクトモードにおいて動作可能である。要約すれ
ば、８０２８６、８０３８６及び８０４８６プロセッサ
の実モードの特徴は、ハードウェアの互換性に８０８６
及び８０８８マイクロプロセッサ用に書かれたソフトウ
ェアを提供する。
【０００４】パーソナルコンピュータ技術が８ビットか
ら１６ビット、結果的に実及びプロテクトモードオペレ
ーションが可能な３２ビットワイドバス相互作用及びよ
り高速なマイクロプロセッサを開発し、また、移行した
ので、性能ケイパビリティは、パーソナルコンピュータ
のアーキテクチャを種々のバス領域に分割することによ
り、追求されている。より詳細には、オリジナルのＩＢ
Ｍ ＰＣにおいて、拡張バスとして知られたものは、本
質的には、要求に従って、バッファおよびデマルチプレ
クス化されたマイクロプロセッサ（８０８６または８０
８８）結合の直接的な拡張であった。最近、ＡＴバス仕
様は、開発され、広く使用されるようになったので（現
在では、工業規格アーキテクチャまたはＩＳＡとしても
知られている）、マイクロプロセッサ及びバス間の殆ど
直接的な結合を切り離すことが可能になり、これにより
局所プロセッサバスとして知られるものを存在させるよ
うになり、入力／出力バスとして拡張バスを新しく命名
することを生じさせる。典型的には、性能を向上するた
めに、局所プロセッサバスは、入力／出力バスに比べ
て、より速いクロック速度（典型的にヘルツで表され
る）で動作する。ＩＢＭＡＴアーキテクチャは、また、
ダイレクトメモリアクセス（ＤＭＡ）割り込みを利用す
ることにより、入力／出力バス上の１以上のマイクロプ
ロセッサの動作の可能性を広げた。
【０００５】性能向上が追求されるのにつれて、できる
だけ少ない集積回路のチップでパーソナルコンピュータ
を動作させるのに必要な機能を統合する潜在的な利益を
有しているのだが、局所プロセッサバスに対するアクセ
ス及びその制御に関して競合するマルチマスタの可能性
を広げる上での特有な困難性は、明らかになっている。
【０００６】
【発明が解決しようとする課題】上述の点を考慮して、
この発明の第一の目的は、パーソナルコンピュータシス
テムのバス資源を有効利用することができることによ
り、パーソナルコンピュータのオペレーションを強化す
ることである。
【０００７】また、この発明の第二の目的は、バスイン
タフェースコントローラを使用することによりパーソナ
ルコンピュータの局所プロセッサバス及び入力／出力バ
スにより提供される諸機能を分離し、また、これらの機
能に付随する調停をも分離することである。
【０００８】
【課題を解決するための手段】この発明の第一の目的を
実現するために、バスインタフェースコントローラは、
２つのレベルの調停が用いられる。その１つは、局所プ
ロセッサバスにアクセスするために調停をする装置間の
調停であり、他のものは、入力／出力バスにアクセスす
るために、局所プロセッサバスと、潜在的な複数の他の
装置との間の調停である。
【０００９】この発明の第二の目的を実現するために、
この発明により熟考されたバスインタフェースコントロ
ーラは、入力／出力バス中央調停コントロールポイント
及び局所バス調停コントロールポイントと同様に、バス
間のプロトコルトランスレータとして機能する。
【００１０】
【実施例】この発明を具体化するマイクロコンピュータ
が図１中の１０で示される。コンピュータ１０は、付随
するモニタ１１、キーボード１２及びプリンタやプロッ
タ１４を有する。コンピュータ１０は、カバー１５を有
する。カバー１５は、図２に示されるように、ディジタ
ルデータを処理及び記憶するための電源駆動のデータ処
理及び記憶要素を受け入れるために、包囲されてシール
ドされた容量を規定するシャーシ１９と共働する。少な
くとも、これらの要素の特定のものは、シャーシ１９上
にマウントされる多層プレイナ２０または母板にマウン
トされ、上述で明らかにされたもの、並びにフロッピデ
ィスクドライブ、ダイレクトアクセス記憶装置、アクセ
サリカードまたは基板等の様々なフォームの他の付随さ
れる要素を含むコンピュータ１０の要素を電気的に相互
連結するための手段を供給する。
【００１１】シャーシ１９はベース及びリアパネルを有
し（図２）、磁気または光ディスクのためのディスクド
ライブ、テープバックアップドライブ等のようなデータ
記憶装置を受け入れるための少なくとも１つの解放区画
を規定する。例示の形態において、上部区画２２は、第
１のサイズ（３．５インチドライブのようなものとして
知られる）の周辺ドライブを収納するために使用され
る。その中に挿入されるディスケットを収納し、ディス
ケットを使用して、一般に知られているように、データ
を受信、記憶及び伝達することが可能な取り外し可能な
媒体ダイレクトアクセス記憶装置であるフロッピディス
クドライブは、上部区画２２に供給される。
【００１２】この発明の上述の構成に関係する前に、パ
ーソナルコンピュータシステム１０の一般的な動作の概
略を見直すことには意味がある。図３には、プレイナ２
０上にマウントされた要素、Ｉ／Ｏスロットへのプレイ
ナの接続、パーソナルコンピュータシステムの他のハー
ドウェアを含むこの発明によるシステム１０のようなコ
ンピュータシステムの種々の要素を記載しているパーソ
ナルコンピュータシステムのブロック図が示される。Ｃ
ＰＵ３２は、プレイナに接続される。何れかの適切なマ
イクロプロセッサは、ＣＰＵ３２として使用可能である
が、１つの好適なマイクロプロセッサは、インテル社か
ら販売される８０３８６である。ＣＰＵ３２は、高速Ｃ
ＰＵ局所バス３４により、バスインタフェースコントロ
ーラ３５、単一インラインメモリモジュール（ＳＩＭＭ
ｓ）としてここに示される揮発性ランダムアクセスメモ
リ（ＲＡＭ）３６、及びＣＰＵ３２に対する基本的な入
力／出力動作のための命令を記憶するＢＩＯＳ ＲＯＭ
３８に接続される。ＢＩＯＳ ＲＯＭ３８は、Ｉ／Ｏ装
置とＣＰＵ３２の動作システム間のインタフェースに使
用されるＢＩＯＳを含む。ＲＯＭ３８に記憶された命令
は、ＢＩＯＳの実行時間を減少させるためにＲＡＭ３６
に複写可能とされる。
【００１３】この発明は、図３のシステムブロック図に
特に関連して以下に示され、この発明による装置及び方
法は、プレイナ基板の他のハードウェア構造と共に使用
されることも考えられることが以下の記載の最初に理解
されよう。例えば、システムプロセッサは、インテルの
８０４８６マイクロプロセッサである。
【００１４】図３に戻って、ＣＰＵ局所バス３４（デー
タ、アドレス及びコントロール要素からなる）は、ま
た、数値または数理コプロセッサ３９及びスモールコン
ピュータシステムインタフェース（ＳＣＳＩ）コントロ
ーラ４０をＣＰＵ３２に結合する。コンピュータの設計
及びオペレーションの技術分野における当業者に知られ
ているように、ＳＣＳＩコントローラ４０は、リードオ
ンリーメモリ（ＲＯＭ）４１、ＲＡＭ４２並びに図の右
側に示されるＩ／Ｏ接続により容易とされるような種々
のタイプの好適な外部装置に接続または接続可能とされ
る。ＳＣＳＩコントローラ４０は、固定または取り外し
可能媒体電磁記憶装置（ハード及びフロッピディスクド
ライブとして知られる）、電気光学、テープ及び他の記
憶装置のようなコントロール記憶メモリ装置の記憶コン
トローラとして機能する。
【００１５】バスインタフェースコントローラ（ＢＩ
Ｃ）３５は、ＣＰＵ局所バス３４とＩ／Ｏバス４４を結
合させ、機能のうちのプロトコルトランスレータ、メモ
リコントローラ及びＤＭＡコントローラ等として機能す
る。バス４４の手段により、ＢＩＣ３５は、Ｉ／Ｏ装置
やメモリ（図示せず）にさらに接続されるマイクロチャ
ネルアダプタカード４５を収納するための複数のＩ／Ｏ
スロットを有するマイクロチャネルバスのような任意選
択機能バスに結合される。Ｉ／Ｏバス４４は、アドレ
ス、データ及びコントロール要素を含む。Ｉ／Ｏバス４
４は、マイクロチャネル仕様以外のバス仕様の構成とさ
れる。
【００１６】Ｉ／Ｏバス４４には、キャラクタベース情
報（４８で示される）を記憶するための、また、グラフ
ィックまたはイメージベース情報（４９で示される）を
記憶するためのビデオＲＡＭ（ＶＲＡＭ）に付随される
映像信号プロセッサ４６のような種々のＩ／Ｏ要素が結
合される。プロセッサ４６と交換される映像信号は、デ
ィジタル−アナログコンバータ（ＤＡＣ）５０を介して
モニタや他の表示装置に供給される。自然画入力／出力
としてここに参照されるものと直接的にＶＳＰ４６を結
合するための準備がされ、それは、映像記録器／再生
器、カメラ等の形態をとる。Ｉ／Ｏバス４４は、また、
ディジタルシグナルプロセッサ（ＤＳＰ）５１に結合さ
れる。ＤＳＰ５１は、ＤＳＰ５１及びこのような処理に
含まれるデータによる信号処理のためのソフトウェア命
令を記憶することが可能な付随する命令ＲＡＭ５２及び
データＲＡＭ５４を有する。ＤＳＰ５１は、オーディオ
コントローラ５５の装備によるオーディオ入力及び出力
のプロセシングと、アナログインタフェースコントロー
ラ５６の装備による他の信号の処理を提供する。最後
に、入力及び出力がフロッピディスクドライブ、プリン
タまたはプロッタ１４、キーボード１２、マウスまたは
ポインティングデバイス（図示せず）を含む従来の周辺
装置と交換されることにより、また、シリアルポート手
段により、Ｉ／Ｏバス４４は、電気的消去／プログラム
可能リードオンリメモリ（ＥＥＰＲＯＭ）５９に付随す
るＩ／Ｏコントローラ５８に結合される。
【００１７】ＢＩＣ３５により提供された機能のより詳
細な説明に戻る前に、マルチマスタまたはバスマスタと
して知られるパーソナルコンピュータによるサポートを
最初に考慮することが適切である。ここに使用されるよ
うに、「マスタ」は、バスに関するコントロール、並び
にバス上のドライブアドレス、データ及びコントロール
信号を得るために設計されたプロセッサまたは回路であ
る。このような機能を有することにより、マスタ装置
は、システムメモリ及び他の装置間で情報を転送するこ
とが可能になる。
【００１８】マスタを３つのタイプに分類することが提
案されている。つまり、システムマスタ（通常はＣＰ
Ｕ）、ＤＭＡコントローラ及びバスマスタである。シス
テムマスタは、システム構成をコントロール及び処理す
る。通常は、システムには省略マスタがある。省略マス
タは、他のマスタがバスを必要としない時にそれを所有
する。ＤＭＡマスタは、ＤＭＡスレーブ及びメモリスレ
ーブ間でのデータを転送し、バスを調停せずにアービタ
であるＤＭＡスレーブにサービスする特殊なタイプのマ
スタである。ここに使用されるように、バスマスタは、
バスの使用を調停し、Ｉ／Ｏスレーブまたはメモリスレ
ーブに情報を転送することをサポートする。
【００１９】バスマスタは、必ずしもプロセッサを必要
としないので、何をもって装置を「バスマスタ」とする
かは紛らわしいおそれがある。また、他のバスマスタに
よりアクセスされる時に、バスマスタは、スレーブとし
て応答するために要求される。バスマスタは、調停を介
してバスのコントロールを得る能力及び規定されたバス
サイクルの実行のコントロールにより区別される。一般
的に、３種類のバスマスタがある。すなわち、全機能、
特定機能コントローラ及びプログラム可能特定機能コン
トローラである。これらの基本的な差異は、柔軟性、機
能性及びコストである。全機能バスマスタは、最も柔軟
性及び機能性を有すると共にコストが高い。典型的に、
全機能バスマスタは、それ自体のプログラム可能ＣＰＵ
を有し、オペレーティングシステムソフトウェアを含む
全てのシステム資源をコントロールすることができる。
特定機能コントローラは、最も柔軟性及び機能性に欠
け、コストもかからない。典型的に、特定機能コントロ
ーラは、特定機能を実行するためのＣＰＵではなくてロ
ジック回路を使用し、他のマスタからの支援を殆どまた
は全く必要としない。プログラム可能特定機能コントロ
ーラは、他の２つの間の領域に存在する。特定機能及び
プログラム可能特定機能コントローラ間の基本的な差異
は、機能性及び／またはバスマスタの実行特性を変更す
るための能力である。このような変更は、プロセシング
ユニットの使用またはセット可能なレジスタによって達
成可能である。
【００２０】ここに与えられる定義では、ＣＰＵ３２、
ＭＣＰＵ３９及びＳＣＳＩコントローラ４０は、局所バ
ス３４に対して、または局所バス３４上に直接的に結合
されたマスタとして全て機能する。一方、マイクロチャ
ネルスロットにマウントされたＩ／Ｏコントローラ５
８、ＤＳＰ５１、ＶＳＰ４６及びアクセサリボード４５
がＩ／Ｏバス４４に対して、または、Ｉ／Ｏバス４４上
に直接的に結合されたマスタとして全て機能する。
【００２１】このようなマルチマスタと共に、ＢＩＣ３
５は、入力／出力バスに対するアクセスのために、Ｉ／
Ｏバス４４及び局所プロセッサバス３４に直接的に結合
された装置間の調停を提供するために機能し、また、局
所プロセッサバス３４に対するアクセスのために、Ｉ／
Ｏバス４４と、局所プロセッサバス３４に直接的に結合
されたマスタ装置との間の調停を提供するために機能す
る。調停手順のこの「階層化」は、図４に示され、これ
らの機能を達成するために使用された特定のＢＩＣ機能
及び信号ラインの概略説明となる。ここに示されるよう
に、ＢＩＣ３５は、バスでの特定の信号（ＡＲＢＵＳ
０，１，２，３； ＰＲＥＥＭＰＴ＃；及びＢＵＲＳＴ
＃として示される）の交換によるＩ／Ｏバス４４のため
の中央調停コントロールポイント（ＣＡＣＰ）として機
能すると共に、ＣＡＣＰ、Ｉ／Ｏバス４４及び局所プロ
セッサバス３４に直接的に接続されたマスタでの特定の
信号（ＡＲＢＵＳ０，１，２，３； ＰＲＥＥＭＰＴ
＃； ＢＵＲＳＴ＃； ＢＲＱ１＃からＢＲＱｎ＃；
ＢＧＴ１＃からＢＧＴｎ＃； ＣＡＣＰ ＨＯＬＤ；Ｃ
ＡＣＰ ＨＬＤＡ； ＣＰＵ ＨＯＬＤ； 及びＣＰＵ
ＨＬＤＡ）の交換により局所バス調停コントロールポ
イント（ＬＢＡＣＰ）として機能する。
【００２２】調停の階層化及びそのことに関してＢＩＣ
３５が機能する方式は、図５から図１６に示される一連
の例により、より明確とされるであろう。これらの図に
より示される種々のオペレーティングシーケンスを簡潔
に見直すために、図５は、ＬＢＡＣＰ機能がＣＡＣＰ機
能にコントロールを受け渡すことを示す。図６は、非パ
イプラインサイクル期間に、バスアクセスから装置をバ
ンピングまたは除去するＬＢＡＣＰ機能を示す。図７
は、アイドル状態の期間に装置をバンピングするＬＢＡ
ＣＰ機能を示す。図８は、アイドル状態の間に装置が局
所プロセッサバス３４を受け渡すことを示す。図９は、
装置が読み出し機能を実行し、書き込み機能を実行する
第２の装置にバスを受け渡すことを示す。図１０は、装
置が読み出し機能を実行し、省略マスタであるＣＰＵ３
２にバスを受け渡すことを示す。図１１は、装置が書き
込み機能を実行し、省略マスタであるＣＰＵ３２にバス
を受け渡すことを示す。図１２は、ＬＢＡＣＰ機能がＣ
ＰＵ３２をバンピングし、また、他の装置にバスを与え
ることを示す。図１３は、ＬＢＡＣＰ機能が読み出し機
能を実行する第１の装置をバンピングし、また、書き込
み機能を実行する第２の装置にバスを与えることを示
す。図１４は、ＬＢＡＣＰ機能が、書き込み機能を実行
する第１の装置をバンピングし、また、書き込み機能を
実行する第２の装置にバスを与えることを示す。図１５
は、ＬＢＡＣＰ機能が、読み出し機能を実行する装置を
バンピングし、また、省略マスタであるＣＰＵ３２にバ
スを与えることを示す。図１６は、ＬＢＡＣＰ機能が、
書き込み機能を実行する装置をバンピングし、また、省
略マスタであるＣＰＵ３２にバスを与えることを示す。
各図は、特に確認された重要なポイントを含み、以下に
記載される。
【００２３】この時点で、ＢＩＣ３５及び各局所バス３
４マスタ（実施例に図示されたＣＰＵ３２、ＭＣＰＵ３
９、ＳＣＳＩ４０）は、バス調停に寄与された２つの信
号、すなわち、信号ＢＲＱｎ＃及びＢＧＴｎ＃（小文字
「ｎ」は、特定マスタを識別するディジットに置換され
る）で結合される。ＢＲＱｎ＃は、マスタからＢＩＣ３
５のＬＢＡＣＰ機能への出力であり、局所バス３４の制
御のための要求を示す。ＢＲＱｎ＃は、アクティブロー
信号である。マスタは、一致するＢＲＱｎ＃をアクティ
ブにすると共に、局所バス３４を駆動する前にＢＧＴｎ
＃のアサーションを待つ。ＢＧＴｎ＃がインアクティブ
とサンプルされる時、または、それがバスの使用を終了
した時に、獲得局所バスマスタは、ＢＲＱｎ＃をインア
クティブにする。ＢＲＱｎ＃をインアクティブとするこ
とは、アドレスバス及びバスサイクル規定信号がハイイ
ンピーダンス状態とされたことの支持として役立つ。
【００２４】ＢＧＴｎ＃は、ＢＩＣ３５のＬＢＡＣＰ機
能からマスタへの出力であり、マスタが局所バス３４の
コントロールを許可されていることを示す。ＢＧＴｎ＃
は、アクティブロー信号である。ＢＲＱｎ＃がインアク
ティブとされるまで、または、他のバス要求がＬＢＡＣ
Ｐにより受信されるまで、この信号は、ＬＢＡＣＰによ
りアクティブに保持される。もし、ＢＧＴｎ＃がＬＢＡ
ＣＰによりアクティブに保持されるならば、現在の局所
バスマスタは、現在の転送が完了するや否や、バス（Ｂ
ＲＱｎ＃をインアクティブにする）を手放す。前のマス
タがＢＲＱｎ＃をインアクティブにし、それが最後の転
送を完了するまで、ＬＢＡＣＰは、次の局所バス要求ペ
ンディングのためにＢＧＴｎ＃をアクティブにしない。
【００２５】優先順位及び単純円巡回公平構成は、ＬＢ
ＡＣＰに実現されており、最上位優先順位（装置「１」
として示される）から最下位優先順位（機能的設計にお
いて提供された最上位数を表す文字であるｎが付された
装置「ｎ」として区別される）までの優先順位の指定に
よりランク付けされる局所バス装置によりなされる。優
先順位の高い装置が優先順位の低い装置をバスの獲得か
ら排除する可能性があるため、保留がデータ転送を終了
した後に、バスアクセス要求の保留により、ＬＢＡＣＰ
は、いずれの獲得マスタをインアクティブの状態にし、
また、全ての他のリクエスタがバスサービスを受けた後
までバスをその装置に許可しない。
【００２６】入力／出力バス装置（例えば、Ｉ／Ｏコン
トローラ５８、ディジタル信号プロセッサ５１または映
像信号プロセッサ４６）がＩ／Ｏバス４４をコントロー
ルし、要求が局所バス３４に保留する時、ＣＡＣＰ機能
により実行されるＩ／Ｏバス調停サイクルにおいて、局
所バスマスタの代わりにＬＢＡＣＰは競合する。ＬＢＡ
ＣＰ機能は、各マスタのために割り当てられた異なる調
停レベルを有し、上述のように割り当てられた優先順位
を認識する。もし、いずれかの割り当てられた調停レベ
ルがＩ／Ｏバスレベルで獲得するならば、ＬＢＡＣＰ機
能は、ＢＵＲＳＴ＃をアクティブとし、また、保留要求
を有する全ての局所プロセッサバスマスタ間にバスのコ
ントロールを割り当てるであろう。
【００２７】ＬＢＡＣＰ機能は、ＣＡＣＰ機能及びＣＡ
ＣＰ ＨＯＬＤ； ＣＡＣＰ ＨＬＤＡ； ＣＰＵ Ｈ
ＯＬＤ； 及びＣＰＵ ＨＬＤＡとして図４に示される
信号を介してＣＰＵ３２とインタフェースする。以前の
パーソナルコンピュータシステムにおいて、後者の２つ
の信号は、ＣＡＣＰ機能及びＣＰＵ間で直接的に交換さ
れていた。この発明により熟考された２つのレベルの調
停の相互作用は、図５から図１６のより詳細な調査から
明らかになる。図５から図１６の各図において、時間の
経過は、ラインＣＬＫ２のクロックサイクルにより示さ
れる。
【００２８】図５において、６つの特定のタイミングポ
イントが示される。第１のポイント（１）では、Ｉ／Ｏ
バス４４に直接的に結合された装置は、高速局所プロセ
ッサバス３４のための獲得のために動作する。少しの未
知のインタバルの後である第２のポイント（２）では、
高速バスを使用している局所プロセッサバスマスタは、
特定の信号をハイインピーダンス状態にする。転送が完
了することで、装置は、第３のポイントでバスを手放す
用意があることを示し、第４のポイント（４）におい
て、ＬＢＡＣＰ機能がさらにバスに対するアクセスを禁
止した後で、省略マスタＣＰＵ３２がホールド状態であ
ることを確認し、第５のポイント（５）において、第６
のポイント（６）におけるバスに対するアクセスを許可
するためのＣＡＣＰ機能を手放す。このシーケンスは、
ＬＢＡＣＰからＣＡＣＰ機能へ制御を受け渡す。
【００２９】局所プロセッサバスマスタ内の変化は、図
６に示され、シーケンスは、第１のポイント（１）でア
クセスの許可を取り消し、第２のポイント（２）で影響
されたマスタがバスを受け渡すと共に第３のポイントで
特定信号をハイインピーダンスの状態にすることを示
す。ＬＢＡＣＰ機能は、その後、第４のポイント（４）
でアクセスを許可し、第５のポイント（５）において、
メモリコントロールロジックがマスタ内の変化を検出す
ると共にＲＡＳ＃をインアクティブとし、アクセスが許
可された次のマスタが第６のポイント（６）でバスを獲
得する。
【００３０】図７において、ＬＢＡＣＰ機能は、アイド
ル状態の間に装置をバンプする。第１のポイント（１）
では、局所バススレーブは、パイプラインを要求し、現
在の局所バスマスタは、次のアドレスを供給することが
不可能とされる。第２のポイント（２）では、ＬＢＡＣ
Ｐ機能は、バス上のアイドル状態の間にＢＧＴ１＃をイ
ンアクティブにし、その後、第１の装置が第３のポイン
ト（３）でＢＲＱ１＃を除去し、第４のポイント（４）
で特定信号をバイインピーダンスの状態にする。第５の
ポイント（５）では、ＬＢＡＣＰ機能は、ＢＧＴ２＃を
アクティブとすることによりバスをアクセスするための
他の装置を示し、その後、メモリコントロールロジック
がマスタ内の変化を検出し、第６のポイント（６）でＲ
ＡＳ＃をインアクティブとする。第２の装置は、ＢＧＴ
２＃を断定されたものと検出し、第７のポイント（７）
で、バスに対するアクセスをとる。
【００３１】図８のシーケンスは、アイドル状態の間に
バスを一方の装置に受け渡すことになる。第１の装置
は、第１のポイント（１）でＢＲＱ１＃を除去し、それ
がバスを譲渡していることを示し、第２のポイント
（２）において特定の信号をハイインピーダンスの状態
にする。ＬＢＡＣＰ機能は、その後、第３のポイント
（３）でＢＧＴ１＃をインアクティブとし、第４のポイ
ント（４）でＢＧＴ２＃をアクティブとし、その後、メ
モリコントロールロジックは、マスタ内の変化を検出
し、第５のポイント（５）でＲＡＳ＃をインアクティブ
とする。第２のマスタは、ＢＧＴ２＃を断定されたもの
と検出し、第６のポイント（６）でバスをアクセスす
る。
【００３２】読み出し機能を実行している装置は、図９
のシーケンスにおいて書き込み機能を実行するためにバ
スを装置に受け渡す。第１の装置は、ＮＡ＃に応答し、
第１のポイント（１）でＢＲＱ１＃を除去し、バスを受
け渡す用意があることを示し、第２のポイント（２）で
特定の信号をハイインピーダンスの状態にする。ＬＢＡ
ＣＰ機能は、その後、第３のポイント（３）でＢＧＴ１
＃をインアクティブにし、第４のポイント（４）でＢＧ
Ｔ２＃をアクティブにし、その後、メモリ制御ロジック
は、マスタ内の変化を検出し、第５のポイント（５）で
ＲＡＳ＃をインアクティブにする。第２のマスタは、Ｂ
ＧＴ２＃をアサートされたものと検出し、第６のポイン
ト（６）でバスをアクセスする。
【００３３】読み出し機能を実行している装置は、図１
０のシーケンスにおいて省略マスタＣＰＵにバスを受け
渡す。装置は、ＮＡ＃に応答し、第１のポイント（１）
でＢＲＱｎ＃を除去し、バスを受け渡す用意があること
を示し、第２のポイント（２）で特定の信号をハイイン
ピーダンスの状態にする。ＬＢＡＣＰ機能は、その後、
第３のポイント（３）でＢＧＴｎ＃をインアクティブと
し、第４のポイント（４）でＨＯＬＤをインアクティブ
にする。その後、メモリコントロールロジックは、マス
タ内の変化を検出し、第５のポイント（５）でＲＡＳ＃
をインアクティブにする。省略マスタは、ＨＯＬＤをイ
ンアクティブと検出し、第６のポイント（６）でバスの
コントロールをする。
【００３４】書き込み機能を実行している装置は、図１
１のシーケンスにおいて省略マスタＣＰＵにバスを受け
渡す。装置は、ＮＡ＃に応答し、第１のポイント（１）
でＢＲＱｎ＃を除去し、バスを受け渡す用意があること
を示し、第２のポイント（２）で特定の信号をハイイン
ピーダンスの状態にする。ＬＢＡＣＰ機能は、その後、
第３のポイント（３）でＢＧＴｎ＃をインアクティブと
し、第４のポイント（４）でＨＯＬＤをインアクティブ
にする。その後、メモリコントロールロジックは、マス
タ内の変化を検出し、第５のポイント（５）でＲＡＳ＃
をインアクティブにする。省略マスタは、ＨＯＬＤをイ
ンアクティブと検出し、第６のポイント（６）でバスの
コントロールをする。
【００３５】ＬＢＡＣＰ機能は、バスアクセスのための
要求を検出すると共に図１２のシーケンスにおいて省略
マスタＣＰＵをバンプする。そこでは、装置は、第１の
ポイント（１）でＢＲＱｎ＃をアクティブとする。ＬＢ
ＡＣＰ機能は、ＢＲＱｎ＃をアクティブと検出し、第２
のポイント（２）でＨＯＬＤをアクティブとする。ＣＰ
Ｕは、ＨＬＤＡに戻り、第３のポイント（３）でその出
力ドライバをオフする。ＬＢＡＣＰは、第４のポイント
（４）ＨＬＤＡを検出し、ＢＧＴｎ＃をアクティブとす
る。その後、もし、ＲＡＳ＃がアクティブならば、メモ
リコントロールロジックは、マスタ内の変化を検出し、
第５のポイント（５）でＲＡＳ＃をインアクティブとす
る。装置は、その後、ＢＧＴｎ＃をアクティブと検出
し、バスをアクセスする。
【００３６】読み出し機能を実行している装置は、バス
から押しさけられ、バスは、図１３のシーケンスにおい
て書き込み機能を実行するための装置に与えられたもの
である。ＬＢＡＣＰ機能は、第１のポイント（１）でＢ
ＧＴ１＃をインアクティブとする。第１の装置は、ＮＡ
＃に応答し、その後、第２のポイント（２）でＢＲＱ１
＃を除去し、バスを受け渡す用意があることを示し、第
３のポイント（３）で特定の信号をハイインピーダンス
の状態にする。ＬＢＡＣＰ機能は、その後、第４のポイ
ント（４）でＢＧＴ２＃をアクティブとし、その後、メ
モリコントロールロジックは、マスタ内の変化を検出
し、第５のポイント（５）でＲＡＳ＃をインアクティブ
にする。第２のマスタは、ＢＧＴ２＃を断定されたもの
と検出し、第６のポイント（６）でバスをアクセスす
る。
【００３７】書き込み機能を実行している装置は、バス
からバンプされ、バスは、図１４のシーケンスにおいて
書き込み機能を実行するための第２の装置に与えられた
ものである。ＬＢＡＣＰ機能は、第１のポイント（１）
でＢＧＴ１＃をインアクティブとする。第１の装置は、
ＮＡ＃に応答し、その後、第２のポイント（２）でＢＲ
Ｑ１＃を除去し、バスを受け渡す用意があることを示
し、第３のポイント（３）で特定の信号をハイインピー
ダンスの状態にする。ＬＢＡＣＰ機能は、その後、第４
のポイント（４）でＢＧＴ２＃をアクティブとし、その
後、メモリコントロールロジックは、マスタ内の変化を
検出し、第５のポイント（５）でＲＡＳ＃をインアクテ
ィブにする。第２のマスタは、ＢＧＴ２＃を断定された
ものと検出し、第６のポイント（６）でバスをアクセス
する。
【００３８】読み出し機能を実行している装置は、バス
からバンプされ、バスは、図１５のシーケンスにおいて
省略マスタＣＰＵに与えられたものである。ＬＢＡＣＰ
機能は、第１のポイント（１）でＢＧＴ１＃をインアク
ティブとする。第１の装置は、ＮＡ＃に応答し、その
後、第２のポイント（２）でＢＲＱ１＃を除去し、バス
を受け渡す用意があることを示し、第３のポイント
（３）で特定の信号をハイインピーダンスの状態にす
る。ＬＢＡＣＰ機能は、その後、第４のポイント（４）
でＨＯＬＤをインアクティブとし、その後、メモリコン
トロールロジックは、マスタ内の変化を検出し、第５の
ポイント（５）でＲＡＳ＃をインアクティブにする。省
略マスタは、ＨＯＬＤをインアクティブとし、第６のポ
イント（６）でバスのコントロールをする。
【００３９】図１６のシーケンスにおいて、ＬＢＡＣＰ
機能は、書き込み機能を実行する装置をバンプし、省略
マスタＣＰＵにバスを転送する。ＬＢＡＣＰ機能は、第
１のポイント（１）でＢＧＴ１＃をインアクティブにす
る。第１の装置は、ＮＡ＃に応答し、その後、第２のポ
イント（２）でＢＲＱ１＃を除去し、バスを受け渡す用
意があることを示し、第３のポイント（３）で特定の信
号をハイインピーダンスの状態にする。ＬＢＡＣＰ機能
は、その後、第４のポイント（４）でＨＯＬＤをインア
クティブとし、その後、メモリコントロールロジック
は、マスタ内の変化を検出し、第５のポイント（５）で
ＲＡＳ＃をインアクティブにする。省略マスタは、ＨＯ
ＬＤをインアクティブと検出し、第６のポイント（６）
でバスのコントロールをする。
【００４０】
【発明の効果】本発明により、パーソナルコンピュータ
システムのバス資源を有効利用することができることに
より、パーソナルコンピュータのオペレーションを強化
することができる。
【図面の簡単な説明】
【図１】この発明を実現するパーソナルコンピュータの
斜視図である。
【図２】シャーシ、カバー及びプレイナ基板を含むと共
に、これらの要素間の特定関係を示す、図１のパーソナ
ルコンピュータの特定要素の分解斜視図である。
【図３】図１及び図２のパーソナルコンピュータの特定
のコンポーネントのブロック図である。
【図４】図３のバスインタフェースコントローラにより
実現される特定機能の略図である。
【図５】第１のオペレーティング環境におけるバスイン
タフェースコントローラのオペレーションを示すタイミ
ングチャートである。
【図６】他のオペレーティング環境におけるバスインタ
フェースコントローラのオペレーションを示す図５と同
様のタイミングチャートである。
【図７】他のオペレーティング環境におけるバスインタ
フェースコントローラのオペレーションを示す図５と同
様のタイミングチャートである。
【図８】他のオペレーティング環境におけるバスインタ
フェースコントローラのオペレーションを示す図５と同
様のタイミングチャートである。
【図９】他のオペレーティング環境におけるバスインタ
フェースコントローラのオペレーションを示す図５と同
様のタイミングチャートである。
【図１０】他のオペレーティング環境におけるバスイン
タフェースコントローラのオペレーションを示す図５と
同様のタイミングチャートである。
【図１１】他のオペレーティング環境におけるバスイン
タフェースコントローラのオペレーションを示す図５と
同様のタイミングチャートである。
【図１２】他のオペレーティング環境におけるバスイン
タフェースコントローラのオペレーションを示す図５と
同様のタイミングチャートである。
【図１３】他のオペレーティング環境におけるバスイン
タフェースコントローラのオペレーションを示す図５と
同様のタイミングチャートである。
【図１４】他のオペレーティング環境におけるバスイン
タフェースコントローラのオペレーションを示す図５と
同様のタイミングチャートである。
【図１５】他のオペレーティング環境におけるバスイン
タフェースコントローラのオペレーションを示す図５と
同様のタイミングチャートである。
【図１６】他のオペレーティング環境におけるバスイン
タフェースコントローラのオペレーションを示す図５と
同様のタイミングチャートである。
【符号の説明】
３２ ＣＰＵ ３４ 高速ＣＰＵ局所バス ３５ バスインタフェースコントローラ ３９ 数値または数理コプロセッサ ４０ スモールコンピュータシステムインタフェースコ
ントローラ ４４ Ｉ／Ｏバス ５８ Ｉ／Ｏコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス・アントニオ・ヘルナンデス アメリカ合衆国、フロリダ州ボカラトン、 ピーオーボツクス 2103 (72)発明者 エリツク・マテイセン アメリカ合衆国、フロリダ州ボカラトン、 ノースウエスト セブンスストリート 800 (72)発明者 デニス・リー・ミユラー アメリカ合衆国、フロリダ州デルレイビー チ、サウスリツジロード 2531 (72)発明者 ジヨナサン・ヘンリー・レイモンド アメリカ合衆国、ヴアーモント州エセツク スジヤンクシヨン、ピーオーボツクス 5394 (72)発明者 エスマイル・タシヤコリ アメリカ合衆国、フロリダ州デルレイビー チ、サウスウエスト トウエンテイセカン ドアヴエニユー 2935 ナンバー102

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 高速局所プロセッサデータバスと、 入力／出力データバスと、 上記局所プロセッサバスに直接的に結合された少なくと
    も２つのマスタ装置と、 上記局所プロセッサバス及び上記入力／出力データバス
    間の通信を提供するために、上記局所プロセッサバス及
    び上記入力／出力データバスに直接的に結合されたバス
    インタフェースコントローラとからなり、 上記バスインタフェースコントローラは、上記局所プロ
    セッサバスに対するアクセスのために、上記局所プロセ
    ッサバスに直接的に結合された上記マスタ装置間の調停
    を提供すると共に、上記入力／出力データバスに対する
    アクセスのために、上記局所プロセッサバスと、上記入
    力／出力データバスに直接的に結合された装置との間の
    調停を提供することを特徴とするパーソナルコンピュー
    タシステム。
  2. 【請求項２】 上記バスインタフェースコントローラ
    は、上記局所プロセッサバスに対するアクセスのため
    に、上記マスタ装置が調停することにより局所バス調停
    コントロールポイントを規定し、また、上記入力／出力
    データバスに対するアクセスのために、上記入力／出力
    データバスに直接的に結合された装置が調停することに
    より中央調停コントロールポイントを規定し、さらに、
    上記マスタ装置のそれぞれは、上記局所プロセッサバス
    のコントロールのための要求を上記バスインタフェース
    コントローラに対して知らせ、並びに、上記バスインタ
    フェースコントローラは、上記局所プロセッサバスのコ
    ントロールのための知らされた要求の許可を上記マスタ
    装置のそれぞれに対して知らせるようになされた請求項
    １記載のパーソナルコンピュータシステム。
  3. 【請求項３】 上記バスインタフェースコントローラ
    は、上記局所プロセッサバスに対するアクセスのため
    に、上記マスタ装置が調停することにより局所バス調停
    コントロールポイントを規定し、また、上記入力／出力
    データバスに対するアクセスのために、上記入力／出力
    データバスに直接的に結合された装置が調停することに
    より中央調停コントロールポイントを規定し、さらに、
    上記マスタ装置の１つが上記局所プロセッサバスを通
    常、コントロールする省略マスタであり、上記コントロ
    ールポイントの両者は、入力／出力バス調停、獲得及び
    バーストデータ転送を示す上記入力／出力バス信号を交
    換し、上記コントロールポイントは、上記中央調停コン
    トロールポイントによる調停中のホールド及びそのよう
    なホールドのアクノリッジメントを示す信号を互いに交
    換し、並びに、上記局所バス調停コントロールポイント
    は、上記省略マスタによるアクセス中のホールド及びそ
    のようなホールドのアクノリッジメントを示す上記省略
    マスタ信号を交換するようになされた請求項１記載のパ
    ーソナルコンピュータシステム。
  4. 【請求項４】 高速データバスと、 入力／出力データバスと、 上記高速データバスに直接的に結合されたマイクロプロ
    セッサと、 データの揮発的記憶のために、上記高速データバスに直
    接的に結合された揮発性メモリと、 データの不揮発的記憶のための記憶メモリ装置と、 上記記憶メモリ装置の通信を規制するために、上記高速
    データバス及び上記記憶メモリ装置に直接的に結合され
    た記憶装置コントローラと、 上記高速データバスと上記入力／出力データバスとの間
    の通信を提供するために、上記高速データバス及び上記
    入力／出力データバスに直接的に結合されたバスインタ
    フェースコントローラとからなり、 上記高速データバスに対するアクセスのために、上記高
    速データバスに直接的に結合された上記マイクロプロセ
    ッサと上記記憶装置コントローラとの間の調停を提供す
    ると共に、上記入力／出力データバスに対するアクセス
    のために、上記入力／出力データバス及び上記高速デー
    タバスに直接的に結合された装置間の調停を提供するこ
    とを特徴とするパーソナルコンピュータシステム。
  5. 【請求項５】 上記バスインタフェースコントローラ
    は、上記局所プロセッサバスに対するアクセスのため
    に、上記マイクロプロセッサ及び上記記憶装置コントロ
    ーラが調停することにより局所バス調停コントロールポ
    イントを規定し、また、上記入力／出力データバスに対
    するアクセスのために、上記入力／出力データバスに直
    接的に結合された装置が調停することにより中央調停コ
    ントロールポイントを規定し、さらに、上記マイクロプ
    ロセッサ及び上記記憶装置コントローラは、上記局所プ
    ロセッサバスのためのコントロールのための要求を上記
    バスインタフェースコントローラに対して知らせ、並び
    に、バスインタフェースコントローラは、上記局所プロ
    セッサバスのコントロールのための知らされた要求の許
    可を上記マイクロプロセッサ及び上記記憶装置コントロ
    ーラのそれぞれに対して知らせるようになされた請求項
    ４記載のパーソナルコンピュータシステム。
  6. 【請求項６】 上記バスインタフェースコントローラ
    は、上記局所プロセッサバスに対するアクセスのため
    に、上記マイクロプロセッサ及び上記記憶装置コントロ
    ーラが調停することにより局所バス調停コントロールポ
    イントを規定し、また、上記入力／出力データバスに対
    するアクセスのために、上記入力／出力データバスに直
    接的に結合された装置が調停することにより中央調停コ
    ントロールポイントを規定し、さらに、上記マイクロプ
    ロセッサは、上記局所プロセッサバスを通常、コントロ
    ールする省略マスタであり、上記コントロールポイント
    の双方は、入力／出力バス調停、獲得及びバーストデー
    タ転送を示す上記入力／出力バス信号を交換し、上記コ
    ントロールポイントは、上記中央調停コントロールポイ
    ントによる調停中のホールド及びそのようなホールドの
    アクノリッジメントを示す信号を互いに交換し、並び
    に、上記局所バス調停コントロールポイントは、上記マ
    イクロプロセッサによるアクセス中のホールド及びその
    ようなホールドのアクノリッジメントを示す上記マイク
    ロプロセッサ信号を交換するようになされた請求項４記
    載のパーソナルコンピュータシステム。
  7. 【請求項７】 高速データバスと、 上記高速データバスに直接的に結合されたマイクロプロ
    セッサと、 上記高速データバスに直接的に結合された数値コプロセ
    ッサと、 データの揮発的記憶のために上記高速データバスに直接
    的に結合された揮発性メモリと、 データの不揮発的記憶のための記憶メモリ装置と、 上記記憶メモリ装置間の通信を規定するために、上記高
    速データバス及び上記記憶メモリ装置に直接的に結合さ
    れた記憶装置コントローラと、 入力／出力データバスと、 上記入力／出力データバスに直接的に結合された入力／
    出力コントローラと、 上記入力／出力データバスに直接的に結合されたディジ
    タル信号プロセッサと、 上記入力／出力データバスに直接的に結合された映像信
    号プロセッサと、 上記高速データバス及び上記入力／出力データバス間の
    通信を提供するために、上記高速データバス及び上記入
    力／出力データバスに結合されたバスインタフェースコ
    ントローラとからなり、 上記バスインタフェースコントローラは、上記高速デー
    タバスに対するアクセスのために、上記高速データバス
    に直接的に結合された上記マイクロプロセッサと、上記
    数値コプロセッサと、上記記憶装置コントローラとの間
    の調停を提供し、また、上記入力／出力データバスに対
    するアクセスのために、上記入力／出力データバス及び
    上記高速データバスに直接的に結合された上記入力／出
    力コントローラと、上記ディジタル信号プロセッサと、
    映像信号プロセッサとの間の調停を提供することを特徴
    とするパーソナルコンピュータシステム。
  8. 【請求項８】 上記バスインタフェースコントローラ
    は、上記局所プロセッサバスに対するアクセスのため
    に、上記マイクロプロセッサ及び上記記憶装置コントロ
    ーラが調停することにより、局所バス調停コントロール
    ポイントを規定し、また、上記入力／出力データバスに
    対するアクセスのために、上記入力／出力コントロー
    ラ、上記ディジタル信号プロセッサ及び上記映像信号プ
    ロセッサが調停することにより、中央調停コントロール
    ポイントを規定し、さらに、上記マイクロプロセッサ及
    び上記記憶装置コントローラのそれぞれは、上記局所プ
    ロセッサバスのコントロールのための要求を上記バスイ
    ンタフェースコントローラに対して知らせ、並びに、上
    記バスインタフェースコントローラは、上記局所プロセ
    ッサバスのコントロールのための知らされた要求の許可
    を上記マイクロプロセッサ、上記記憶装置コントローラ
    及び上記数値コプロセッサのそれぞれに対して知らせる
    ようになされた請求項７記載のパーソナルコンピュータ
    システム。
  9. 【請求項９】 上記バスインタフェースコントローラ
    は、上記局所プロセッサバスに対するアクセスのため
    に、上記マイクロプロセッサ、上記記憶装置コントロー
    ラ及び上記数値コプロセッサが調停することにより、局
    所バス調停コントロールポイントを規定し、また、上記
    入力／出力データバスに対するアクセスのために、上記
    入力／出力コントローラ、上記ディジタル信号プロセッ
    サ及び上記映像信号プロセッサが調停することにより、
    中央調停コントロールポイントを規定し、さらに、上記
    マイクロプロセッサは、通常は上記局所プロセッサバス
    を制御する省略マスタであり、上記コントロールポイン
    トの両者は、入力／出力バス調停、獲得及びバーストデ
    ータ転送を示す上記入力／出力バス信号と交換し、上記
    コントロールポイントは、上記中央調停コントロールポ
    イントにより調停中のホールドを示すと共にそのような
    ホールドのアクノリッジメントを示す信号を互いに交換
    し、並びに、上記局所バス調停コントロールポイント
    は、上記マイクロプロセッサによりアクセス中のホール
    ドを示すと共にそのようなホールドのアクノリッジメン
    トを示すマイクロプロセッサの信号と交換するようにな
    された請求項７記載のパーソナルコンピュータシステ
    ム。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5377331A (en) * 1992-03-26 1994-12-27 International Business Machines Corporation Converting a central arbiter to a slave arbiter for interconnected systems
US5396602A (en) * 1993-05-28 1995-03-07 International Business Machines Corp. Arbitration logic for multiple bus computer system
EP0654743A1 (en) * 1993-11-19 1995-05-24 International Business Machines Corporation Computer system having a DSP local bus
US5666516A (en) * 1993-12-16 1997-09-09 International Business Machines Corporation Protected programmable memory cartridge having selective access circuitry
JPH07210465A (ja) * 1993-12-30 1995-08-11 Internatl Business Mach Corp <Ibm> ペナルティのないキャッシュとメモリとのインタフェース
CN1049752C (zh) * 1994-09-16 2000-02-23 联华电子股份有限公司 可编程多重总线优先仲裁装置
JP2591502B2 (ja) * 1994-12-09 1997-03-19 日本電気株式会社 情報処理システムおよびそのバス調停方式
US5596729A (en) * 1995-03-03 1997-01-21 Compaq Computer Corporation First arbiter coupled to a first bus receiving requests from devices coupled to a second bus and controlled by a second arbiter on said second bus
CN100356355C (zh) * 2003-08-01 2007-12-19 上海奇码数字信息有限公司 仲裁器和仲裁方法
US10223312B2 (en) 2016-10-18 2019-03-05 Analog Devices, Inc. Quality of service ordinal modification

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6389958A (ja) * 1986-09-19 1988-04-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 入出力インターフェース・バス装置
JPH0219955A (ja) * 1988-06-27 1990-01-23 Internatl Business Mach Corp <Ibm> Ｄｍａ機能を有する計算機システム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4470114A (en) * 1982-03-01 1984-09-04 Burroughs Corporation High speed interconnection network for a cluster of processors
US5003463A (en) * 1988-06-30 1991-03-26 Wang Laboratories, Inc. Interface controller with first and second buffer storage area for receiving and transmitting data between I/O bus and high speed system bus
US5083259A (en) * 1988-12-07 1992-01-21 Xycom, Inc. Computer bus interconnection device
GB9019001D0 (en) * 1990-08-31 1990-10-17 Ncr Co Work station including a direct memory access controller and interfacing means to microchannel means

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6389958A (ja) * 1986-09-19 1988-04-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 入出力インターフェース・バス装置
JPH0219955A (ja) * 1988-06-27 1990-01-23 Internatl Business Mach Corp <Ibm> Ｄｍａ機能を有する計算機システム

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Publication number Publication date
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