JPH05102297A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05102297A JPH05102297A JP25926791A JP25926791A JPH05102297A JP H05102297 A JPH05102297 A JP H05102297A JP 25926791 A JP25926791 A JP 25926791A JP 25926791 A JP25926791 A JP 25926791A JP H05102297 A JPH05102297 A JP H05102297A
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Abstract
(57)【要約】
【目的】 溝底部の曲率半径を増大し、基板内の結晶欠
陥の発生を抑制して、素子特性を向上することを目的と
する。 【構成】 基板１に形成された溝３の側面に側壁保護膜
４を形成する工程と、側壁保護膜４をマスクとして溝３
の底部を等方性エッチングし、溝３の底部に丸み３ａを
持たせる工程とを含む。
陥の発生を抑制して、素子特性を向上することを目的と
する。 【構成】 基板１に形成された溝３の側面に側壁保護膜
４を形成する工程と、側壁保護膜４をマスクとして溝３
の底部を等方性エッチングし、溝３の底部に丸み３ａを
持たせる工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に半導体集積回路の素子分離方法に関する。
係わり、特に半導体集積回路の素子分離方法に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路の素子分
離方法は、シリコン窒化膜をマスクとして用いる選択酸
化法（Ｌocally Ｏxidation of Ｓilicon；ＬＯＣＯ
Ｓ）が広く使われていたが、素子間分離領域の幅が１μ
ｍ以下になると素子間分離能力の低下により使用困難と
なり、新しい素子間分離技術の検討が行われた。その一
つに、シリコン基板の素子間分離領域に異方性エッチン
グにより微細な溝を形成した後、この溝に化学反応蒸着
（ＣＶＤ）法等によりシリコン酸化膜や多結晶シリコン
膜を埋込む埋込み素子分離法があった。
離方法は、シリコン窒化膜をマスクとして用いる選択酸
化法（Ｌocally Ｏxidation of Ｓilicon；ＬＯＣＯ
Ｓ）が広く使われていたが、素子間分離領域の幅が１μ
ｍ以下になると素子間分離能力の低下により使用困難と
なり、新しい素子間分離技術の検討が行われた。その一
つに、シリコン基板の素子間分離領域に異方性エッチン
グにより微細な溝を形成した後、この溝に化学反応蒸着
（ＣＶＤ）法等によりシリコン酸化膜や多結晶シリコン
膜を埋込む埋込み素子分離法があった。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の埋込み素子分離法においては、異方性エッチン
グにより形成された微細な溝の底部コーナーの曲率半径
は小さく、従って埋込まれた膜とシリコン基板との熱膨
脹の差に起因して、シリコン基板が局所的に集中応力を
受け結晶欠陥が生じる。このため、ソース／ドレイン領
域でのｐｎ接合の逆方向リーク電流が増大するなど素子
特性が劣化するという問題点があった。
た従来の埋込み素子分離法においては、異方性エッチン
グにより形成された微細な溝の底部コーナーの曲率半径
は小さく、従って埋込まれた膜とシリコン基板との熱膨
脹の差に起因して、シリコン基板が局所的に集中応力を
受け結晶欠陥が生じる。このため、ソース／ドレイン領
域でのｐｎ接合の逆方向リーク電流が増大するなど素子
特性が劣化するという問題点があった。
【０００４】即ち、素子分離用に形成された溝に熱膨脹
係数の異なる材料を埋め込み、素子分離形成後の高温工
程で応力が集中すると、結晶欠陥が発生し易くなる。素
子分離領域に埋め込まれた絶縁膜とシリコンとの熱膨脹
係数の差に依存した応力は、巨視的には溝より深いシリ
コンだけの領域（以下、深部という）と溝が形成されて
いる深さまでの領域（以下、溝部という）との熱膨脹の
差に起因する。従って、応力の集中の程度は溝底部近傍
の形状に大きく依存する。
係数の異なる材料を埋め込み、素子分離形成後の高温工
程で応力が集中すると、結晶欠陥が発生し易くなる。素
子分離領域に埋め込まれた絶縁膜とシリコンとの熱膨脹
係数の差に依存した応力は、巨視的には溝より深いシリ
コンだけの領域（以下、深部という）と溝が形成されて
いる深さまでの領域（以下、溝部という）との熱膨脹の
差に起因する。従って、応力の集中の程度は溝底部近傍
の形状に大きく依存する。
【０００５】図１２に示すように、基板１に形成された
溝３の底部が平坦な場合、応力は溝３の底部を境に溝部
と深部とでは熱膨脹の変化率が大きいため、底部に大き
な応力集中が起こり結晶欠陥Ａが発生する。
溝３の底部が平坦な場合、応力は溝３の底部を境に溝部
と深部とでは熱膨脹の変化率が大きいため、底部に大き
な応力集中が起こり結晶欠陥Ａが発生する。
【０００６】また、図１３に示すように、溝３の側面の
傾斜の変化率が大きい部分にも応力集中が起こり結晶欠
陥Ａが発生する。
傾斜の変化率が大きい部分にも応力集中が起こり結晶欠
陥Ａが発生する。
【０００７】しかし、図１４に示すように、溝３の底部
コ−ナの曲率半径を増大し、底部に丸み３ａを持たせ表
面を滑らかにすると、局所的な応力集中が緩和され、結
晶欠陥の発生が防止される。
コ−ナの曲率半径を増大し、底部に丸み３ａを持たせ表
面を滑らかにすると、局所的な応力集中が緩和され、結
晶欠陥の発生が防止される。
【０００８】そこで、化学反応エッチング（ＣＤＥ：Ｃ
hemical dry etching ）や熱酸化により溝底部の曲率
半径の増大が図られたが、異方性エッチングにより所定
の深さの溝を形成した直後に化学反応エッチングや熱酸
化を施すというのは、ほぼ等方性の反応であり、溝底部
の曲率半径が増大すると同時に溝幅が広がり、微細な溝
が形成できなくなるという問題点があった。
hemical dry etching ）や熱酸化により溝底部の曲率
半径の増大が図られたが、異方性エッチングにより所定
の深さの溝を形成した直後に化学反応エッチングや熱酸
化を施すというのは、ほぼ等方性の反応であり、溝底部
の曲率半径が増大すると同時に溝幅が広がり、微細な溝
が形成できなくなるという問題点があった。
【０００９】本発明の目的は、上述した問題点に鑑み、
微細な溝の底部の曲率半径を増大して基板内の結晶欠陥
の発生を抑制し、素子特性が向上できる半導体装置の製
造方法を提供するものである。
微細な溝の底部の曲率半径を増大して基板内の結晶欠陥
の発生を抑制し、素子特性が向上できる半導体装置の製
造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明は、上述した目的
を達成するため、半導体基板に溝を形成し、前記溝に絶
縁膜を埋込むことにより素子分離を行う半導体装置の製
造方法において、前記溝の側面に側壁保護膜を形成する
工程と、前記側壁保護膜をマスクとして前記溝の底部を
等方性エッチングし、前記溝の底部に丸みを持たせる工
程とを含むものである。
を達成するため、半導体基板に溝を形成し、前記溝に絶
縁膜を埋込むことにより素子分離を行う半導体装置の製
造方法において、前記溝の側面に側壁保護膜を形成する
工程と、前記側壁保護膜をマスクとして前記溝の底部を
等方性エッチングし、前記溝の底部に丸みを持たせる工
程とを含むものである。
【００１１】
【作用】本発明においては、等方性エッチングにより溝
の底部に丸みを持たせるので、微細な溝の底部における
応力集中が緩和され、基板内の結晶欠陥の発生が抑制さ
れる。
の底部に丸みを持たせるので、微細な溝の底部における
応力集中が緩和され、基板内の結晶欠陥の発生が抑制さ
れる。
【００１２】
【実施例】以下、本発明の半導体装置の製造方法に係わ
る一実施例を図１乃至図１４に基づいて説明する。
る一実施例を図１乃至図１４に基づいて説明する。
【００１３】先ず、シリコン基板１上にシリコン酸化膜
２を形成する（図１）。
２を形成する（図１）。
【００１４】次に、写真食刻法及び反応性イオンエッチ
ング法により素子分離領域のシリコン酸化膜２を除去し
た後、シリコン酸化膜２をマスクとする反応性イオンエ
ッチング法によりシリコン基板１に幅が０．３μｍで深
さが０．６μｍ程度の溝３を形成する。尚、このとき形
成された溝３の底部は急峻に変化している（図２）。そ
して、化学気相成長法（ＣＶＤ法）により溝３の側面及
び底面に厚さが０．１μｍ程度のシリコン酸化膜４を均
一に成長させる（図３）。
ング法により素子分離領域のシリコン酸化膜２を除去し
た後、シリコン酸化膜２をマスクとする反応性イオンエ
ッチング法によりシリコン基板１に幅が０．３μｍで深
さが０．６μｍ程度の溝３を形成する。尚、このとき形
成された溝３の底部は急峻に変化している（図２）。そ
して、化学気相成長法（ＣＶＤ法）により溝３の側面及
び底面に厚さが０．１μｍ程度のシリコン酸化膜４を均
一に成長させる（図３）。
【００１５】次に、反応性イオンエッチング法（いわゆ
る側壁残し法）によりシリコン基板１の主面上及び溝３
の底面上のシリコン酸化膜４を除去し、溝３の側面にの
みシリコン酸化膜４を残す（図４）。
る側壁残し法）によりシリコン基板１の主面上及び溝３
の底面上のシリコン酸化膜４を除去し、溝３の側面にの
みシリコン酸化膜４を残す（図４）。
【００１６】その後、等方性エッチングにより溝３側面
のシリコン酸化膜４をマスクとして溝３の底部を０．１
μｍエッチングし、丸み３ａを持たせる（図５）。但
し、この場合、溝３側面のシリコン酸化膜４の厚さと丸
み３ａの曲率半径とをできるだけ等しくし、溝３の側面
と丸み５とが滑らかに連続するようにする。従って、シ
リコン酸化膜４の厚さと底部エッチングの深さとの差は
１０ｎｍ以下が望ましい。ちなみに、溝３の表面にシリ
コン酸化膜４の厚さと底部エッチングの深さとの差が１
０ｎｍ以上のとき生じる段差を表面処理により滑らかに
する場合、溝３の幅の著しい増加をもたらし、ひいては
集積回路の微細化を妨げる。
のシリコン酸化膜４をマスクとして溝３の底部を０．１
μｍエッチングし、丸み３ａを持たせる（図５）。但
し、この場合、溝３側面のシリコン酸化膜４の厚さと丸
み３ａの曲率半径とをできるだけ等しくし、溝３の側面
と丸み５とが滑らかに連続するようにする。従って、シ
リコン酸化膜４の厚さと底部エッチングの深さとの差は
１０ｎｍ以下が望ましい。ちなみに、溝３の表面にシリ
コン酸化膜４の厚さと底部エッチングの深さとの差が１
０ｎｍ以上のとき生じる段差を表面処理により滑らかに
する場合、溝３の幅の著しい増加をもたらし、ひいては
集積回路の微細化を妨げる。
【００１７】次に、シリコン酸化膜４を除去した後、溝
３の内面を薄くエッチング、もしくは酸化して底部エッ
チングによるシリコン表面の損傷及び汚染等を除去する
（図６）。
３の内面を薄くエッチング、もしくは酸化して底部エッ
チングによるシリコン表面の損傷及び汚染等を除去する
（図６）。
【００１８】しかる後、熱酸化により溝３の内面にシリ
コン酸化膜６を被着する（図７）。更に、全面に埋込み
絶縁膜７を化学気相成長法により一担堆積した後、この
埋込み絶縁膜７をエッチバック法によりシリコン酸化膜
２の厚さの途中まで埋め込む。ここで、埋込み絶縁膜７
はシリコン酸化膜またはシリコン窒化膜のどちらでも良
い。つまり、被着時の被覆率が良好で側面及び底面での
膜質が均一であることが望まれるが、本実施例のような
溝形状については、埋込み絶縁膜７の材料は選択しな
い。しかし、マスクに用いたシリコン酸化膜２の除去の
際の選択性を考慮すると、シリコン窒化膜が好ましい
（図８）。
コン酸化膜６を被着する（図７）。更に、全面に埋込み
絶縁膜７を化学気相成長法により一担堆積した後、この
埋込み絶縁膜７をエッチバック法によりシリコン酸化膜
２の厚さの途中まで埋め込む。ここで、埋込み絶縁膜７
はシリコン酸化膜またはシリコン窒化膜のどちらでも良
い。つまり、被着時の被覆率が良好で側面及び底面での
膜質が均一であることが望まれるが、本実施例のような
溝形状については、埋込み絶縁膜７の材料は選択しな
い。しかし、マスクに用いたシリコン酸化膜２の除去の
際の選択性を考慮すると、シリコン窒化膜が好ましい
（図８）。
【００１９】次に、シリコン酸化膜２を除去した後、シ
リコン基板１の主面上にゲート絶縁膜となるシリコン酸
化膜８を熱酸化法により形成する。そして、全面にゲー
ト電極となるドーパント不純物（リン）を添加した多結
晶シリコン膜９を形成する（図９）。
リコン基板１の主面上にゲート絶縁膜となるシリコン酸
化膜８を熱酸化法により形成する。そして、全面にゲー
ト電極となるドーパント不純物（リン）を添加した多結
晶シリコン膜９を形成する（図９）。
【００２０】その後、トランジスタ形成プロセスに従
い、多結晶シリコン膜９のパターンを形成する（図１
０）。
い、多結晶シリコン膜９のパターンを形成する（図１
０）。
【００２１】しかる後、多結晶シリコン膜９のパターン
をマスクとして、シリコン酸化膜８をパタ−ニングした
後、シリコン基板１表面部の多結晶シリコン膜９の両側
に拡散層１０を形成し、所望の電気的特性を持つトラン
ジスタを形成する（図１１）。
をマスクとして、シリコン酸化膜８をパタ−ニングした
後、シリコン基板１表面部の多結晶シリコン膜９の両側
に拡散層１０を形成し、所望の電気的特性を持つトラン
ジスタを形成する（図１１）。
【００２２】本実施例では、シリコン酸化膜４の厚さを
０．１μｍとしたが、この値は溝３の幅の半分にできる
だけ近い方が溝３底部の曲率半径を大きくとることがで
きる。しかし、シリコン酸化膜４の厚さを溝３を塞ぐほ
ど厚くした場合、底部エッチングのためのガスが溝３の
底部に供給されなくなるので、開孔されている必要があ
る。
０．１μｍとしたが、この値は溝３の幅の半分にできる
だけ近い方が溝３底部の曲率半径を大きくとることがで
きる。しかし、シリコン酸化膜４の厚さを溝３を塞ぐほ
ど厚くした場合、底部エッチングのためのガスが溝３の
底部に供給されなくなるので、開孔されている必要があ
る。
【００２３】尚、本実施例においては、溝３の幅を０．
３μｍとしたが、この溝幅は集積回路設計に依存するも
のであり、この値に限定する理由はない。
３μｍとしたが、この溝幅は集積回路設計に依存するも
のであり、この値に限定する理由はない。
【００２４】
【発明の効果】以上説明したように本発明によれば、微
細な溝の底部に丸みを持たせるので、溝底部の応力集中
が緩和され、基板内の結晶欠陥の発生が抑制できる。従
って、微細集積回路において、ｐｎ接合の逆方向リーク
電流の増大が防止できるなど素子特性の向上ができる。
細な溝の底部に丸みを持たせるので、溝底部の応力集中
が緩和され、基板内の結晶欠陥の発生が抑制できる。従
って、微細集積回路において、ｐｎ接合の逆方向リーク
電流の増大が防止できるなど素子特性の向上ができる。
【図１】本発明装置の製造工程断面図である。
【図２】本発明装置の製造工程断面図である。
【図３】本発明装置の製造工程断面図である。
【図４】本発明装置の製造工程断面図である。
【図５】本発明装置の製造工程断面図である。
【図６】本発明装置の製造工程断面図である。
【図７】本発明装置の製造工程断面図である。
【図８】本発明装置の製造工程断面図である。
【図９】本発明装置の製造工程断面図である。
【図１０】本発明装置の製造工程断面図である。
【図１１】本発明装置の製造工程断面図である。
【図１２】底部が平坦な溝の結晶欠陥を説明する図であ
る。
る。
【図１３】側面の傾斜の変化率が大きい溝の結晶欠陥を
説明する図である。
説明する図である。
【図１４】底部に丸みを持たせた場合の溝の応力集中を
説明する図である。
説明する図である。
１ シリコン基板 ２，４，６，８ シリコン酸化膜 ３ 溝 ３ａ 丸み ７ 埋込み絶縁膜 ９ 多結晶シリコン膜
Claims (1)
- 【請求項１】 半導体基板に溝を形成し、前記溝に絶縁
膜を埋込むことにより素子分離を行う半導体装置の製造
方法において、前記溝の側面に側壁保護膜を形成する工
程と、前記側壁保護膜をマスクとして前記溝の底部を等
方性エッチングし、前記溝の底部に丸みを持たせる工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25926791A JP3283047B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25926791A JP3283047B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102297A true JPH05102297A (ja) | 1993-04-23 |
| JP3283047B2 JP3283047B2 (ja) | 2002-05-20 |
Family
ID=17331731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25926791A Expired - Fee Related JP3283047B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283047B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000046630A1 (en) * | 1999-02-04 | 2000-08-10 | Matsushita Electric Industrial Co., Ltd. | Multichannel optical modulation element |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| JP2002368077A (ja) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1991
- 1991-10-07 JP JP25926791A patent/JP3283047B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US7067874B2 (en) | 1994-02-04 | 2006-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including trench with at least one of an edge of an opening and a bottom surface being round |
| WO2000046630A1 (en) * | 1999-02-04 | 2000-08-10 | Matsushita Electric Industrial Co., Ltd. | Multichannel optical modulation element |
| US6449083B1 (en) | 1999-02-04 | 2002-09-10 | Matsushita Electric Industrial Co., Ltd. | Multi-channel optical modulator |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| JP2002368077A (ja) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3283047B2 (ja) | 2002-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |