JPH05102752A - 半導体集積増幅回路装置 - Google Patents
半導体集積増幅回路装置Info
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- JPH05102752A JPH05102752A JP3256705A JP25670591A JPH05102752A JP H05102752 A JPH05102752 A JP H05102752A JP 3256705 A JP3256705 A JP 3256705A JP 25670591 A JP25670591 A JP 25670591A JP H05102752 A JPH05102752 A JP H05102752A
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- 238000006243 chemical reaction Methods 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 高利得、広帯域の半導体集積増幅回路装置を
実現する。 【構成】 バイポーラ型の素子とＭＯＳ型の素子とが同
一のチップ上に集積化されたものであって、第１〜第３
段の増幅器６，７，８を備える。第２段増幅器７におい
て、電流の差分を取り出すためのカレントミラートラン
ジスタ１３，１４，１５を負荷とするソース接地された
一対のＰＭＯＳトランジスタ１１，１２を設け、該ＰＭ
ＯＳトランジスタ１１，１２の各々のゲート端子を第１
段増幅器６の１組の差動出力ノードＮ１，Ｎ２の各々に
接続する。
実現する。 【構成】 バイポーラ型の素子とＭＯＳ型の素子とが同
一のチップ上に集積化されたものであって、第１〜第３
段の増幅器６，７，８を備える。第２段増幅器７におい
て、電流の差分を取り出すためのカレントミラートラン
ジスタ１３，１４，１５を負荷とするソース接地された
一対のＰＭＯＳトランジスタ１１，１２を設け、該ＰＭ
ＯＳトランジスタ１１，１２の各々のゲート端子を第１
段増幅器６の１組の差動出力ノードＮ１，Ｎ２の各々に
接続する。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ型の素子と
ＭＯＳ型の素子とが同一のチップ上に集積化された半導
体集積増幅回路装置に関するものである。
ＭＯＳ型の素子とが同一のチップ上に集積化された半導
体集積増幅回路装置に関するものである。
【０００２】
【従来の技術】バイポーラ型の素子とＣＭＯＳ型の素子
とが同一のチップ上に集積化された半導体集積増幅回路
装置が知られている。図２は、この種の半導体集積増幅
回路装置の従来例を示す回路図である。
とが同一のチップ上に集積化された半導体集積増幅回路
装置が知られている。図２は、この種の半導体集積増幅
回路装置の従来例を示す回路図である。
【０００３】同図において、１は一定の直流正電圧ＶCC
が与えられる正電源端子、２は回路グラウンド（ＧＮ
Ｄ）に接続された接地電源端子、３は本半導体集積増幅
回路装置の出力端子、４，５は本半導体集積増幅回路装
置の１組の入力端子である。ただし、接地電源端子２
は、一定の直流負電圧ＶEEが与えられて負電源端子とさ
れる場合がある。
が与えられる正電源端子、２は回路グラウンド（ＧＮ
Ｄ）に接続された接地電源端子、３は本半導体集積増幅
回路装置の出力端子、４，５は本半導体集積増幅回路装
置の１組の入力端子である。ただし、接地電源端子２
は、一定の直流負電圧ＶEEが与えられて負電源端子とさ
れる場合がある。
【０００４】また、６は、上記１組の入力端子４，５を
通して入力された電圧を差動増幅するための第１段増幅
器であって、１組の差動出力ノードＮ１，Ｎ２を有する
ものである。
通して入力された電圧を差動増幅するための第１段増幅
器であって、１組の差動出力ノードＮ１，Ｎ２を有する
ものである。
【０００５】１８，１９はＮＰＮ形構造のバイポーラ型
トランジスタからなるエミッタフォロワトランジスタ、
２２，２３はレベルシフト抵抗、１３，１４，１５はＮ
ＰＮ形構造のバイポーラ型トランジスタからなるカレン
トミラートランジスタ、２０はバイアス抵抗である。こ
れらは、第１段増幅器６の１組の差動出力ノードＮ１，
Ｎ２の各々の出力電圧をそれぞれ電流に変換するための
差動増幅回路と、この差動増幅回路により変換された電
流の差分を出力ノードＮ３から取り出すためのカレント
ミラー回路とを有する第２段増幅器７を構成するもので
ある。
トランジスタからなるエミッタフォロワトランジスタ、
２２，２３はレベルシフト抵抗、１３，１４，１５はＮ
ＰＮ形構造のバイポーラ型トランジスタからなるカレン
トミラートランジスタ、２０はバイアス抵抗である。こ
れらは、第１段増幅器６の１組の差動出力ノードＮ１，
Ｎ２の各々の出力電圧をそれぞれ電流に変換するための
差動増幅回路と、この差動増幅回路により変換された電
流の差分を出力ノードＮ３から取り出すためのカレント
ミラー回路とを有する第２段増幅器７を構成するもので
ある。
【０００６】１６，１７はＮＰＮ形構造のバイポーラ型
トランジスタからなるダーリントン接続されたエミッタ
接地トランジスタ、２１はバイアス抵抗であって、これ
らは前記カレントミラー回路の出力ノードＮ３から取り
出された差分電流を増幅するための第３段増幅器８を構
成するものである。３０は、出力端子３に接続された定
電流源である。
トランジスタからなるダーリントン接続されたエミッタ
接地トランジスタ、２１はバイアス抵抗であって、これ
らは前記カレントミラー回路の出力ノードＮ３から取り
出された差分電流を増幅するための第３段増幅器８を構
成するものである。３０は、出力端子３に接続された定
電流源である。
【０００７】以上の構成を有する半導体集積増幅回路装
置の動作を説明すると、第１段増幅器６の出力は、第２
段増幅器７においてエミッタフォロワトランジスタ１
８，１９で低インピーダンスに変換され、レベルシフト
抵抗２２，２３で電流に変換される。第１段増幅器６の
１組の差動出力ノードＮ１，Ｎ２の出力電圧をそれぞれ
ｖ1 ，ｖ2 とし、レベルシフト抵抗２２，２３の抵抗値
をいずれもＲとすると、該レベルシフト抵抗２２，２３
を流れる電流値ｉ22，ｉ23は、 ｉ22＝（ｖ1 −３×ＶBE）／Ｒ ｉ23＝（ｖ2 −３×ＶBE）／Ｒ …（１） で表わされる。ただし、各トランジスタのベース・エミ
ッタ間電圧をいずれも一定値ＶBEとし、端子２は回路グ
ラウンド（ＧＮＤ）に接続された接地電源端子としてい
る。
置の動作を説明すると、第１段増幅器６の出力は、第２
段増幅器７においてエミッタフォロワトランジスタ１
８，１９で低インピーダンスに変換され、レベルシフト
抵抗２２，２３で電流に変換される。第１段増幅器６の
１組の差動出力ノードＮ１，Ｎ２の出力電圧をそれぞれ
ｖ1 ，ｖ2 とし、レベルシフト抵抗２２，２３の抵抗値
をいずれもＲとすると、該レベルシフト抵抗２２，２３
を流れる電流値ｉ22，ｉ23は、 ｉ22＝（ｖ1 −３×ＶBE）／Ｒ ｉ23＝（ｖ2 −３×ＶBE）／Ｒ …（１） で表わされる。ただし、各トランジスタのベース・エミ
ッタ間電圧をいずれも一定値ＶBEとし、端子２は回路グ
ラウンド（ＧＮＤ）に接続された接地電源端子としてい
る。
【０００８】（１）式で表わされる電流は、カレントミ
ラートランジスタ１３，１４，１５で構成される回路に
より差分（ｉ22−ｉ23）が取り出され、さらにダーリン
トン接続されたエミッタ接地トランジスタ１６，１７で
構成される第３段増幅器８により増幅される。第２段増
幅器７における利得ＧV2は、 ＧV2＝ＺL ／Ｒ …（２） で表わされる。ただし、ＺL はカレントミラー回路の出
力ノードＮ３におけるインピ−ダンスである。さらに、
第１段増幅器６の利得をＧV1とし、第３段増幅器８の利
得をＧV3とすると、回路全体の利得ＧV は、 ＧV ＝ＧV1×ＧV2×ＧV3 …（３） で表わされる。
ラートランジスタ１３，１４，１５で構成される回路に
より差分（ｉ22−ｉ23）が取り出され、さらにダーリン
トン接続されたエミッタ接地トランジスタ１６，１７で
構成される第３段増幅器８により増幅される。第２段増
幅器７における利得ＧV2は、 ＧV2＝ＺL ／Ｒ …（２） で表わされる。ただし、ＺL はカレントミラー回路の出
力ノードＮ３におけるインピ−ダンスである。さらに、
第１段増幅器６の利得をＧV1とし、第３段増幅器８の利
得をＧV3とすると、回路全体の利得ＧV は、 ＧV ＝ＧV1×ＧV2×ＧV3 …（３） で表わされる。
【０００９】
【発明が解決しようとする課題】上記従来の半導体集積
増幅回路装置は、第１段増幅器６の１組の差動出力ノー
ドＮ１，Ｎ２の各々の出力電圧をそれぞれ電流に変換す
るための第２段増幅器７の差動増幅回路を、エミッタフ
ォロワトランジスタ１８，１９とレベルシフト抵抗２
２，２３とにより構成していたので、この第２段増幅器
７の利得ＧV2ひいては回路全体の利得ＧV を大きくする
ためにはレベルシフト抵抗２２，２３の抵抗値Ｒを小さ
くする以外に方法がなかった。ところが、レベルシフト
抵抗２２，２３の抵抗値Ｒを小さくすると消費電流が増
大する問題が生じるので、該抵抗値Ｒは数ｋΩから十数
ｋΩの範囲に抑える必要があった。一例としてＲ＝１０
ｋΩ、ＺL ＝４０ｋΩとすれば、前記の（２）式よりＧ
V2＝４（１２ｄＢ）となり、第２段増幅器７の利得ＧV2
をあまり大きくできないという問題があった。
増幅回路装置は、第１段増幅器６の１組の差動出力ノー
ドＮ１，Ｎ２の各々の出力電圧をそれぞれ電流に変換す
るための第２段増幅器７の差動増幅回路を、エミッタフ
ォロワトランジスタ１８，１９とレベルシフト抵抗２
２，２３とにより構成していたので、この第２段増幅器
７の利得ＧV2ひいては回路全体の利得ＧV を大きくする
ためにはレベルシフト抵抗２２，２３の抵抗値Ｒを小さ
くする以外に方法がなかった。ところが、レベルシフト
抵抗２２，２３の抵抗値Ｒを小さくすると消費電流が増
大する問題が生じるので、該抵抗値Ｒは数ｋΩから十数
ｋΩの範囲に抑える必要があった。一例としてＲ＝１０
ｋΩ、ＺL ＝４０ｋΩとすれば、前記の（２）式よりＧ
V2＝４（１２ｄＢ）となり、第２段増幅器７の利得ＧV2
をあまり大きくできないという問題があった。
【００１０】また、半導体集積増幅回路装置を特に広帯
域増幅器として用いる場合には、レベルシフト抵抗２
２，２３と各トランジスタの寄生容量とで形成される極
が利得の周波数特性を低下させる問題があった。
域増幅器として用いる場合には、レベルシフト抵抗２
２，２３と各トランジスタの寄生容量とで形成される極
が利得の周波数特性を低下させる問題があった。
【００１１】本発明の目的は、第２段増幅器におけるレ
ベルシフト抵抗の使用を排除することにより、高利得、
広帯域の半導体集積増幅回路装置を実現することにあ
る。
ベルシフト抵抗の使用を排除することにより、高利得、
広帯域の半導体集積増幅回路装置を実現することにあ
る。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め本発明は、第２段増幅器において、カレントミラー回
路を負荷とするソース接地された一対のＭＯＳ型トラン
ジスタの各々のゲート端子を第１段増幅器の差動出力ノ
ードの各々に接続した構成を採用したものである。
め本発明は、第２段増幅器において、カレントミラー回
路を負荷とするソース接地された一対のＭＯＳ型トラン
ジスタの各々のゲート端子を第１段増幅器の差動出力ノ
ードの各々に接続した構成を採用したものである。
【００１３】具体的には、本発明は、図１に示すように
第１〜第３段の増幅器６，７，８を縦続接続したもので
あって、まず第１段増幅器６は、１組の差動出力ノード
Ｎ１，Ｎ２を有するものである。次に第２段増幅器７
は、各々互いに同一のチャンネル形構造を有しかつ各々
のゲート端子が第１段増幅器６の１組の差動出力ノード
Ｎ１，Ｎ２の各々に接続されかつ各々のソース端子が電
源に接続された第１及び第２のＭＯＳ型トランジスタ１
１，１２と、該第１及び第２のＭＯＳ型トランジスタ１
１，１２の各々のドレイン端子に流れる電流の差分を出
力ノードＮ３から取り出すために該第１及び第２のＭＯ
Ｓ型トランジスタ１１，１２の各々のドレイン端子に接
続されたカレントミラー回路（カレントミラートランジ
スタ１３，１４，１５）とを有するものである。最後に
第３段増幅器８は、カレントミラー回路の出力ノードＮ
３から取り出された差分電流を増幅するものである。
第１〜第３段の増幅器６，７，８を縦続接続したもので
あって、まず第１段増幅器６は、１組の差動出力ノード
Ｎ１，Ｎ２を有するものである。次に第２段増幅器７
は、各々互いに同一のチャンネル形構造を有しかつ各々
のゲート端子が第１段増幅器６の１組の差動出力ノード
Ｎ１，Ｎ２の各々に接続されかつ各々のソース端子が電
源に接続された第１及び第２のＭＯＳ型トランジスタ１
１，１２と、該第１及び第２のＭＯＳ型トランジスタ１
１，１２の各々のドレイン端子に流れる電流の差分を出
力ノードＮ３から取り出すために該第１及び第２のＭＯ
Ｓ型トランジスタ１１，１２の各々のドレイン端子に接
続されたカレントミラー回路（カレントミラートランジ
スタ１３，１４，１５）とを有するものである。最後に
第３段増幅器８は、カレントミラー回路の出力ノードＮ
３から取り出された差分電流を増幅するものである。
【００１４】
【作用】本発明によれば、ソース接地された第１及び第
２のＭＯＳ型トランジスタ１１，１２の相互コンダクタ
ンスをｇm2とすると、第２段増幅器７の利得ＧV2は、 ＧV2＝ｇm2×ＺL …（４） で与えられる。相互コンダクタンスｇm2は、両ＭＯＳ型
トランジスタ１１，１２のチャンネル幅、チャンネル長
あるいは動作点を変えることによって所望の値に設定で
き、ＧV2として高利得を得ることができる。
２のＭＯＳ型トランジスタ１１，１２の相互コンダクタ
ンスをｇm2とすると、第２段増幅器７の利得ＧV2は、 ＧV2＝ｇm2×ＺL …（４） で与えられる。相互コンダクタンスｇm2は、両ＭＯＳ型
トランジスタ１１，１２のチャンネル幅、チャンネル長
あるいは動作点を変えることによって所望の値に設定で
き、ＧV2として高利得を得ることができる。
【００１５】さらに、第１段増幅器６の電圧出力は、ソ
ース接地されたＭＯＳ型トランジスタ１１，１２自身に
より電流に変換されるから、レベルシフト抵抗を除去す
ることができる。したがって、広帯域増幅器として用い
る場合の抵抗と寄生容量とに起因した極の除去が可能で
ある。
ース接地されたＭＯＳ型トランジスタ１１，１２自身に
より電流に変換されるから、レベルシフト抵抗を除去す
ることができる。したがって、広帯域増幅器として用い
る場合の抵抗と寄生容量とに起因した極の除去が可能で
ある。
【００１６】
【実施例】図１は、本発明に係る半導体集積増幅回路装
置の一実施例を示す回路図である。同図において、１
１，１２は第２段増幅器７においてカレントミラー回路
を負荷とするソース接地された一対のＰＭＯＳトランジ
スタである。各々のＰＭＯＳトランジスタ１１，１２の
ゲート端子は、第１段増幅器６の１組の差動出力ノード
Ｎ１，Ｎ２の各々に接続されている。第２段増幅器７の
カレントミラー回路及び第３段増幅器８の構成は、図２
の場合と同様であるので詳細な説明は省略する。ただ
し、正電源端子１には一定の直流正電圧ＶCCが与えられ
ており、２は回路グラウンド（ＧＮＤ）に接続された接
地電源端子とする。
置の一実施例を示す回路図である。同図において、１
１，１２は第２段増幅器７においてカレントミラー回路
を負荷とするソース接地された一対のＰＭＯＳトランジ
スタである。各々のＰＭＯＳトランジスタ１１，１２の
ゲート端子は、第１段増幅器６の１組の差動出力ノード
Ｎ１，Ｎ２の各々に接続されている。第２段増幅器７の
カレントミラー回路及び第３段増幅器８の構成は、図２
の場合と同様であるので詳細な説明は省略する。ただ
し、正電源端子１には一定の直流正電圧ＶCCが与えられ
ており、２は回路グラウンド（ＧＮＤ）に接続された接
地電源端子とする。
【００１７】以上の構成を有する本実施例の半導体集積
増幅回路装置の動作を説明する。まず、第１段増幅器６
の平衡時の直流出力電圧をＶo とし、交流出力振幅をｖ
m とすると、差動出力ノードＮ１，Ｎ２における出力電
圧ｖ1 ，ｖ2 は、 Ｖo −ｖm ／２≦ｖ1 ，ｖ2 ≦Ｖo ＋ｖm ／２ …（５） の範囲をとる。
増幅回路装置の動作を説明する。まず、第１段増幅器６
の平衡時の直流出力電圧をＶo とし、交流出力振幅をｖ
m とすると、差動出力ノードＮ１，Ｎ２における出力電
圧ｖ1 ，ｖ2 は、 Ｖo −ｖm ／２≦ｖ1 ，ｖ2 ≦Ｖo ＋ｖm ／２ …（５） の範囲をとる。
【００１８】第１及び第２のＰＭＯＳトランジスタ１
１，１２の各々を流れる電流値ｉ11，ｉ12は、 ｉ11＝ｋp ×（Ｗ／Ｌ）×（ｖ1 −ＶCC−ＶT ）2 ｉ12＝ｋp ×（Ｗ／Ｌ）×（ｖ2 −ＶCC−ＶT ）2 …（６） で表わされる。ただし、ｋp はＰＭＯＳトランジスタ１
１，１２の構造から決まる定数であり、Ｗはチャンネル
幅、Ｌはチャンネル長、ＶT はピンチオフ電圧である。
両ＰＭＯＳトランジスタ１１，１２の相互コンダクタン
スｇm2は、（６）式をｖ1 ＝ｖ2 ＝Ｖo で微分すること
により、 ｇm2＝２×ｋp ×（Ｗ／Ｌ）×｜Ｖo −ＶCC−ＶT ｜ …（７） で与えられる。
１，１２の各々を流れる電流値ｉ11，ｉ12は、 ｉ11＝ｋp ×（Ｗ／Ｌ）×（ｖ1 −ＶCC−ＶT ）2 ｉ12＝ｋp ×（Ｗ／Ｌ）×（ｖ2 −ＶCC−ＶT ）2 …（６） で表わされる。ただし、ｋp はＰＭＯＳトランジスタ１
１，１２の構造から決まる定数であり、Ｗはチャンネル
幅、Ｌはチャンネル長、ＶT はピンチオフ電圧である。
両ＰＭＯＳトランジスタ１１，１２の相互コンダクタン
スｇm2は、（６）式をｖ1 ＝ｖ2 ＝Ｖo で微分すること
により、 ｇm2＝２×ｋp ×（Ｗ／Ｌ）×｜Ｖo −ＶCC−ＶT ｜ …（７） で与えられる。
【００１９】ここで、電源電圧をＶCC＝５Ｖ、第１段増
幅器６の平衡時の直流出力電圧をＶo ＝３．６Ｖとし、
第１及び第２のＰＭＯＳトランジスタ１１，１２の特性
をｋp ＝２．０×１０-5Ａ／Ｖ2、（Ｗ／Ｌ）＝２０、
ＶT ＝−０．７Ｖとし、さらに図２の場合と同じくＺL
＝４０ｋΩとして第２段増幅器７の利得ＧV2を（４）式
より求めると、 ＧV2＝２２．４（２７ｄＢ） …（８） となる。つまり、前記従来例の場合のＧV2＝４（１２ｄ
Ｂ）に比べて大幅な高利得の増幅が可能となる。
幅器６の平衡時の直流出力電圧をＶo ＝３．６Ｖとし、
第１及び第２のＰＭＯＳトランジスタ１１，１２の特性
をｋp ＝２．０×１０-5Ａ／Ｖ2、（Ｗ／Ｌ）＝２０、
ＶT ＝−０．７Ｖとし、さらに図２の場合と同じくＺL
＝４０ｋΩとして第２段増幅器７の利得ＧV2を（４）式
より求めると、 ＧV2＝２２．４（２７ｄＢ） …（８） となる。つまり、前記従来例の場合のＧV2＝４（１２ｄ
Ｂ）に比べて大幅な高利得の増幅が可能となる。
【００２０】しかも、電圧から電流への変換を両ＰＭＯ
Ｓトランジスタ１１，１２自身で行なっているので、従
来とは違ってレベルシフト抵抗は不要である。また、Ｍ
ＯＳ型トランジスタとしてのＰＭＯＳトランジスタ１
１，１２は、従来のバイポーラ型トランジスタ（エミッ
タフォロワトランジスタ１８，１９）に比べて集積度を
高めることができ、その寄生容量を小さくすることがで
きる。したがって、広帯域増幅器として用いる場合の抵
抗と寄生容量とに起因した極の除去が可能である。つま
り、本実施例によれば、高利得、広帯域の半導体集積増
幅回路装置が実現できるのである。
Ｓトランジスタ１１，１２自身で行なっているので、従
来とは違ってレベルシフト抵抗は不要である。また、Ｍ
ＯＳ型トランジスタとしてのＰＭＯＳトランジスタ１
１，１２は、従来のバイポーラ型トランジスタ（エミッ
タフォロワトランジスタ１８，１９）に比べて集積度を
高めることができ、その寄生容量を小さくすることがで
きる。したがって、広帯域増幅器として用いる場合の抵
抗と寄生容量とに起因した極の除去が可能である。つま
り、本実施例によれば、高利得、広帯域の半導体集積増
幅回路装置が実現できるのである。
【００２１】なお、上記実施例では第２段増幅器７の差
動増幅回路を構成する１対のＭＯＳ型トランジスタをＰ
ＭＯＳトランジスタ１１，１２とし、カレントミラート
ランジスタ１３，１４，１５をＮＰＮトランジスタとし
ていたが、第１段増幅器６の出力電圧に応じて差動増幅
回路をＮＭＯＳトランジスタで、カレントミラー回路を
ＰＮＰトランジスタでそれぞれ構成することも可能であ
る。
動増幅回路を構成する１対のＭＯＳ型トランジスタをＰ
ＭＯＳトランジスタ１１，１２とし、カレントミラート
ランジスタ１３，１４，１５をＮＰＮトランジスタとし
ていたが、第１段増幅器６の出力電圧に応じて差動増幅
回路をＮＭＯＳトランジスタで、カレントミラー回路を
ＰＮＰトランジスタでそれぞれ構成することも可能であ
る。
【００２２】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、第２段増幅器においてカレントミラー回路を負荷と
するソース接地された一対のＭＯＳ型トランジスタの各
々のゲート端子を第１段増幅器の１組の差動出力ノード
の各々に接続してなる差動増幅回路の構成を採用したの
で、レベルシフト抵抗を用いずに該差動増幅回路を構成
することができ、高利得、広帯域の半導体集積増幅回路
装置を実現できる。
ば、第２段増幅器においてカレントミラー回路を負荷と
するソース接地された一対のＭＯＳ型トランジスタの各
々のゲート端子を第１段増幅器の１組の差動出力ノード
の各々に接続してなる差動増幅回路の構成を採用したの
で、レベルシフト抵抗を用いずに該差動増幅回路を構成
することができ、高利得、広帯域の半導体集積増幅回路
装置を実現できる。
【図１】 本発明に係る半導体集積増幅回路装置の一実
施例を示す回路図である。
施例を示す回路図である。
【図２】 半導体集積増幅回路装置の従来例を示す回路
図である。
図である。
１ 正電源端子 ２ 接地電源端子（又は負電源端子） ３ 出力端子 ６ 第１段増幅器 ７ 第２段増幅器 ８ 第３段増幅器 １１ 第１のＰＭＯＳトランジスタ （第１のＭＯＳ型トランジスタ） １２ 第２のＰＭＯＳトランジスタ （第２のＭＯＳ型トランジスタ） １３，１４，１５ カレントミラートランジスタ（カ
レントミラー回路） １６，１７ ダーリントン接続されたエミッタ
接地トランジスタ Ｎ１，Ｎ２ 第１段増幅器の１組の差動出力ノ
ード Ｎ３ カレントミラー回路の出力ノード
レントミラー回路） １６，１７ ダーリントン接続されたエミッタ
接地トランジスタ Ｎ１，Ｎ２ 第１段増幅器の１組の差動出力ノ
ード Ｎ３ カレントミラー回路の出力ノード
Claims (1)
- 【請求項１】 バイポーラ型の素子とＭＯＳ型の素子と
が同一のチップ上に集積化された半導体集積増幅回路装
置であって、 １組の差動出力ノードを有する第１段増幅器と、 各々互いに同一のチャンネル形構造を有しかつ各々のゲ
ート端子が前記第１段増幅器の１組の差動出力ノードの
各々に接続されかつ各々のソース端子が電源に接続され
た第１及び第２のＭＯＳ型トランジスタと、該第１及び
第２のＭＯＳ型トランジスタの各々のドレイン端子に流
れる電流の差分を出力ノードから取り出すために該第１
及び第２のＭＯＳ型トランジスタの各々のドレイン端子
に接続されたカレントミラー回路とを有する第２段増幅
器と、 前記カレントミラー回路の出力ノードから取り出された
差分電流を増幅するための第３段増幅器とを備えたこと
を特徴とする半導体集積増幅回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256705A JPH05102752A (ja) | 1991-10-03 | 1991-10-03 | 半導体集積増幅回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256705A JPH05102752A (ja) | 1991-10-03 | 1991-10-03 | 半導体集積増幅回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102752A true JPH05102752A (ja) | 1993-04-23 |
Family
ID=17296330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256705A Withdrawn JPH05102752A (ja) | 1991-10-03 | 1991-10-03 | 半導体集積増幅回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102752A (ja) |
-
1991
- 1991-10-03 JP JP3256705A patent/JPH05102752A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |