JPH05102821A - 電流出力回路 - Google Patents

電流出力回路

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JPH05102821A
JPH05102821A JP32628891A JP32628891A JPH05102821A JP H05102821 A JPH05102821 A JP H05102821A JP 32628891 A JP32628891 A JP 32628891A JP 32628891 A JP32628891 A JP 32628891A JP H05102821 A JPH05102821 A JP H05102821A
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fet
signal
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resistor
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Yasuhiro Kurata
康浩 倉田
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Abstract

(57)【要約】 【目的】 この発明の電流出力回路は、制御回路を兼用
することにより、同一の出力端子から２つのことなる制
御出力を出力するようにした電流出力回路を提供するこ
とを目的とする。 【構成】 信号２がオペアンプ１に加えられている時
は、この回路はＦＥＴ３と抵抗器６のために定電流回路
として動作し、負荷４の電流を一定に保持する。しんご
う８がＦＥＴ７に加わると信号８のためにＦＥＴ７がＯ
Ｎ又はＯＦＦとなるから、ＦＥＴ３もＯＮ又はＯＦＦと
なり、負荷４の電流をＯＮ、または、ＯＦＦさせること
ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電流出力回路に関す
る。
【０００２】
【従来の技術】従来、例えば、出力電流制御用回路と時
間比例制御用回路がある場合、それぞれに制御回路が必
要であった。このため、回路が複雑となり、装置が大型
化し、また、重量も大となるなどの欠点があった。
【０００３】
【発明が解決しようとする課題】この発明は上記した点
に鑑みてなされたものであり、その目的とするところ
は、同一の出力端子から２つの異なる制御出力を出力す
ることを可能にした電流出力回路を提供することにあ
る。
【０００４】
【課題を解決するための手段】この発明の電流出力回路
は、第１の制御信号と、第２の制御信号と、前記第１の
制御信号を入力せしめるためのオペアンプと、ＦＥＴ
と、前記オペアンプの出力端と前記ＦＥＴのゲート間に
設けた第１の抵抗器と、前記オペアンプの反転入力端子
と前記ＦＥＴのソースとを接続する接続線路とグランド
間に設けた第２の抵抗器と、前記ＦＥＴをＯＮまたはＯ
ＦＦ状態に制御する制御手段とからなり、前記制御手段
を前記第２の制御信号で制御するように構成したもので
ある。
【０００５】
【実施例】この発明の実施例を図１に基づき説明する。
【０００６】図中、１は第１の信号である電流出力制御
用の信号２を入力するための電流出力回路のオペアン
プ、３は電流出力回路を構成する出力電流制御用ＦＥ
Ｔ、４はＦＥＴ３の負荷、５はオペアンプ１の出力端と
ＦＥＴ３のゲート間の設けた保護用の抵抗器、６はオペ
アンプ１の反転入力端子１ａとＦＥＴ３のソースとを接
続する接続線路ＪとグランドＧ間に設けた抵抗器、７は
ＦＥＴ３のゲートにドレインを、ソースをグランドＧに
接続したＦＥＴ、８はＦＥＴのゲートに加えられる第２
の信号である時間比例制御用の信号である。
【０００７】このように構成した電流出力回路におい
て、電流出力制御用の信号２がオペアンプ１に加えられ
ている時は、電流出力制御用の信号２の電圧値が抵抗器
６の両端の電圧に等しくなる様な定電流出力回路を構成
している。勿論、この時、ＦＥＴ７はＯＦＦ状態であ
る。
【０００８】次に、時間比例制御用の信号８が出力され
ている時は、信号７でＦＥＴ７をＯＮ又はＯＦＦさせる
から、ＦＥＴ３もＯＮ又はＯＦＦ状態になり、負荷４の
電流をＯＮまたはＯＦＦさせることが出来る。
【０００９】なお、この際も、電流値は信号２で制御さ
れることは勿論である。また、抵抗器５があるために、
ＦＥＴ７がＯＦＦ状態になってもオペアンプ１が破壊す
る様なことはない。
【００１０】
【発明の効果】この発明の電流出力回路によれば上述の
ように構成したので、制御回路を兼用させることが出来
る。
【００１１】このため、装置が小型、軽量になるという
効果を有する。
【図面の簡単な説明】
【図１】この発明の電流出力回路の実施例を示す回路図
である。
【符号の説明】
１ オペアンプ ２ 信号 ３ ＦＥＴ ７ ＦＥＴ ５ 抵抗器 ６ 抵抗器 ８ 信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 第１の制御信号と、第２の制御信号と、
    前記第１の制御信号を入力せしめるためのオペアンプ
    と、ＦＥＴと、前記オペアンプの出力端と前記ＦＥＴの
    ゲート間に設けた第１の抵抗器と、前記オペアンプの反
    転入力端子と前記ＦＥＴのソースとを接続する接続線路
    とグランド間に設けた第２の抵抗器と、前記ＦＥＴをＯ
    ＮまたはＯＦＦ状態に制御する制御手段とからなり、前
    記制御手段を前記第２の制御信号で制御する様に構成し
    たことを特徴とする電流出力回路。
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Publication number Priority date Publication date Assignee Title
US5422587A (en) * 1993-01-29 1995-06-06 Sgs-Thomson Microelectronics S.R.L. Driving circuit for a field effect transistor in a final semibridge stage
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JPS61107134U (ja) * 1984-12-19 1986-07-07

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