JPH05102950A - 位相吸収装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は安価に構成できる位相吸収装置を提供
することにある。 【構成】フレーム(FR)構成でシリアル伝送される入力デ
ータを取込み出力側伝送FRに位相を合わせて当該出力側
に出力する装置において、入力データをパラレルデータ
(PD)に変換する第１変換手段１、この変換されたPDを入
力データのFRに合わせ所定タイミングで保持し出力する
第１保持手段２、第１保持手段の保持データを第１保持
手段より前記入力データのFR周期の半周期分程度遅れて
保持して出力する第２保持手段３、これら保持手段のう
ち一方の出力データを抽出する選択手段４、選択手段に
より選択された出力データを出力側のFRタイミングに合
わせた所定タイミングで取込みシリアルデータ変換し出
力側の伝送タイミングに同期して出力する第２変換手段
５、第１及び第２保持手段の保持時点と第２変換手段の
取込み時点との位相差に応じ選択手段の抽出対象を指定
する制御手段８を具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信機器内部と外部とを
ディジタル通信手段を用いて接続するときに必要な速度
変換を含んだ位相吸収装置に関するものである。

【０００２】

【従来の技術】データを授受する場合、入出力対象とす
る相手方と自己との間でデータ伝送速度が多少異なって
いたり、位相が同期関係にないような場合、これらを調
整して授受する必要がある。

【０００３】これらの調整を行うための回路として従来
においては、シリアル入出力形のＦＩＦＯ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）素子を用いたり、デュア
ル・ポート・メモリを用い、データをこれらに一旦、記
憶させ、タイミングを合わせて読出すことにより、調整
する構成としていた。

【０００４】すなわち、ＦＩＦＯ素子はデータを順に記
憶し、読出しは先の記憶のものから順に行うバッファ素
子であり、このＦＩＦＯ素子を用いる構成としたもので
あるときは送られてくるデータを順次、このＦＩＦＯ素
子に記憶させて行き、受ける側の速度や位相に合わせて
読出してゆくことで速度変換や位相を合わせることがで
きるが、この場合、送られてくるデータは全て記憶し、
また、読出しも記憶した全てのデータを対象とする。

【０００５】そのため、不必要なデータまでＦＩＦＯ素
子に記憶させることとなり、その分、無駄が生じる。つ
まり、ＦＩＦＯ素子を用いる場合には、送られてくるデ
ータをＦＩＦＯ素子に全て記憶させることになり、一
方、ＦＩＦＯ素子の記憶容量は受けとるデータ量と、読
出すデータ量とのバランスから定まる最適量とすること
から、不必要なデータをも記憶させる分、無用に余分な
記憶容量を確保しなければならなくなり、装置の無用な
コストアップを招く。

【０００６】これを解決するには、デュアル・ポート・
メモリを使用することが考えられる。これはデュアル・
ポート・メモリの持つ特徴であるデータの書き込みと読
出しが並行して実施可能であると云う点を利用して、送
られてくるデータは全て記憶し、また、読出しは記憶し
たデータの中から必要なものを拾い出すと云ったことを
行い、読出したデータの記憶領域と不要データの記憶領
域に新たな受信データを書き込んで行くと云った具合
に、書き込みと読出しを旨くコントロールすることで、
ＦＩＦＯより少ない記憶容量に抑えることができる。し
かし、デュアル・ポート・メモリはアドレス制御が必要
となり、回路が大きくなる。

【０００７】

【発明が解決しようとする課題】上述の如く、データ授
受を行う場合に、入出力対象とする相手方と自己との間
で伝送速度が異なっていたり、位相が合わない場合にそ
の調整を行う回路が必要となるが、そのための従来の回
路は、ＦＩＦＯ素子を使用してバッファリングしたり、
デュアル・ポート・メモリを使用してバッファリングす
る構成としていた。

【０００８】そして、ＦＩＦＯ素子を使用した構成のも
のの場合は、全てのデータを取り込んで行くことから、
無用に大きな記憶容量のＦＩＦＯ素子を使用しなければ
ならず、また、デュアル・ポート・メモリを使用する場
合にはアドレス制御をしなければならない。

【０００９】そのため、前者では不要なデータを記憶し
たりする分にまで記憶容量を割り当てる必要があるた
め、確保しなければならない記憶容量の無駄があって、
無用なシステムのコストアップを招く問題があり、ま
た、後者ではアドレス制御の複雑さや回路規模の増大な
どが残ると云う問題点があった。

【００１０】そこで、この発明の目的とするところは、
大容量のメモリを使用することなく速度変換と位相吸収
が行えるようにして、安価で高信頼性のシステムとする
ことができる速度変換機能を含んだ位相吸収装置を提供
することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成する。すなわち、フレーム
構成でシリアル伝送される入力データを取り込み、出力
側の伝送フレームに位相を合わせて当該出力側に出力す
る位相吸収装置において、入力データをパラレルデータ
に変換するパラレルデータ変換手段と、このパラレルデ
ータ変換手段にて変換されたパラレルデータを入力デー
タのフレームに合わせて所定のタイミングで保持して出
力する第１のラッチ手段と、この第１のラッチ手段の保
持データを、該第１のラッチ手段の保持タイミングより
前記入力データのフレーム周期以内の時間であって、且
つ、第１のラッチ手段の保持データが安定状態にある所
定の時間相当分、遅れたタイミングで保持して出力する
第２のラッチ手段と、これらラッチ手段のうち、一方の
出力データを抽出する選択手段と、この選択手段により
抽出された出力データを出力側のフレームタイミングに
合わせた所定のタイミングで取り込み、シリアルデータ
に変換して出力側の伝送タイミングに同期して出力する
シリアルデータ変換手段と、前記第１および第２のラッ
チ手段のラッチ・タイミングに対するシリアルデータ変
換手段の取り込みタイミングの位相差に応じ、選択手段
の抽出対象を指定する制御手段とを具備して構成する。

【００１２】

【作用】上記の構成において、フレーム構成でシリアル
伝送される入力データを取り込み、出力側の伝送フレー
ムに位相を合わせて当該出力側に出力するにあたり、パ
ラレルデータ変換手段は入力データをパラレルデータに
変換するが、このパラレルデータ変換手段にて変換され
たパラレルデータは第１のラッチ手段により、入力デー
タのフレームに合わせた所定のタイミングでラッチされ
る。また、この第１のラッチ手段の保持データは第２の
ラッチ手段により、該第１のラッチ手段のデータ保持タ
イミングより所定の時間（第１のラッチ手段の保持タイ
ミングより前記入力データのフレーム周期以内の時間で
あって、且つ、第１のラッチ手段の保持データが安定状
態にある所定の時間相当分、例えば、前記入力データの
フレーム周期の半周期分程度）遅れて、ラッチされる。
そして、選択手段はこれらラッチ手段のうち、一方の出
力データを抽出し、シリアルデータ変換手段はこの選択
手段により抽出された出力データを出力側のフレームタ
イミングに合わせた所定のタイミングで取り込み、シリ
アルデータに変換して出力側の伝送タイミングに同期し
て出力する。

【００１３】一方、制御手段は前記第１および第２のラ
ッチ手段のラッチ・タイミングに対するシリアルデータ
変換手段の取り込みタイミングの位相差に応じ、選択手
段の抽出対象を指定する。この結果、選択手段は前記第
１および第２のラッチ手段のラッチ・タイミングとシリ
アルデータ変換手段の取り込みタイミングの位相差に応
じ、例えば、位相差が一方では僅差であるとすると、位
相差の十分ある方のラッチ手段の出力データを抽出さ
せ、位相差がいずれも十分あるようなときは任意の一
方、若しくは第１ラッチ手段の出力データを抽出させ、
シリアルデータ変換手段に与えてシリアルデータ化して
出力側に出力させる。

【００１４】このように、本発明では入力データをパラ
レルデータにし、この中で必要なデータのみラッチさせ
る。入力と出力のフレーム位相差が近く、データ転送が
不可能なタイミングをなくすため、先のラッチデータを
さらに入力側フレーム周期の半周期分程度ずらしてラッ
チする。これら２つのラッチデータを出力側フレーム位
相とラッチタイミングの位相との差に応じ、例えば、位
相差の十分確保できる側のラッチデータを用いてこれを
シリアルデータに戻すようにすると云うものである。そ
のため、容量を十分確保しなければならないＦＩＦＯ素
子や、アドレス制御の必要なメモリ回路等が不要とな
り、構成を簡素化して安価にシステム構成ができ、しか
も、信頼性の高いデータ速度変換と位相吸収をすること
ができる位相吸収装置を提供できる。

【００１５】

【実施例】以下、本発明の一実施例について、図面を参
照して説明する。

【００１６】図１は本発明の一実施例を示すブロック図
である。図１において、１は入力用シフトレジスタであ
り、送信または受信データ（入力シリアルデータ１０）
を順次取り込んでシフトし、パラレルデータ化するため
のレジスタである。２および３はラッチである。これら
のうち、ラッチ２は前記入力用シフトレジスタ１により
パラレル変換されたデータを受けて保持するものであ
り、ラッチ３はこのラッチ２が保持したデータを受けて
保持するものである。

【００１７】４はセレクタであり、前記ラッチ２または
ラッチ３のいずれかのラッチデータを選択して出力する
ものである。５は出力用シフトレジスタであって、この
セレクタ４を介して出力されるパラレルのラッチデータ
を後述するシフトレジスタ・ロード・タイミング発生回
路からのロード信号により取り込み、出力側のクロック
１４に同期しながらシフト動作してシリアルデータに変
換して出力するものである。出力用シフトレジスタ５の
出力が速度変換、位相吸収済みの出力シリアルデータと
なる。

【００１８】また、６はラッチ・タイミング発生回路
で、前記ラッチ２および３に対するラッチ・タイミング
などのタイミング信号を発生するものである。このラッ
チ・タイミング発生回路６は入力クロック１１と、入力
フレーム（フレーム同期信号）１２の各信号を元に、予
め定めた所定のタイムスロットにおける所定クロック目
のタイミングでラッチ２用およびラッチ３用のラッチ信
号を出力するものであり、１フレーム当たりタイムスロ
ット数が３２スロットの構成で、１タイムスロット当た
りのクロック数が８クロックであったとすると、例え
ば、ラッチ２用のラッチ信号発生タイミングはｎタイム
スロットの第７クロック目（そのタイムスロットにおけ
る８つ目のクロック）で、また、ラッチ３用のラッチ信
号発生タイミングは（３２／２）＋ｎタイムスロットの
第７クロック目（そのタイムスロットにおける８つ目の
クロック）で発生させる。

【００１９】すなわち、図１の回路はフレーム当たりの
タイムスロットがｎ個あれば、ｎ組用意し、それぞれ別
のタイムスロット専用とし、自己が対象としているタイ
ムスロットのデータをラッチし、速度変換、位相吸収し
て出力する構成とする。

【００２０】そして、ラッチ・タイミング発生回路６は
自己が対象としているタイムスロットの最後と、それよ
り半フレーム周期離れたタイムスロットの最後のタイミ
ングでラッチ信号を出力し、ラッチ２とラッチ３で互い
に半フレーム周期離れたタイムスロットのデータをラッ
チし、それぞれ１フレーム周期の期間、そのデータを保
持するように制御する。

【００２１】７はシフトレジスタ・ロード・タイミング
発生回路であり、出力側のクロック１４と出力側のフレ
ーム同期信号１５に同期し、対応するタイムスロットの
期間の直前のタイミングで出力用シフトレジスタ５への
ロード信号を発生するものである。

【００２２】また、８はセレクタ制御回路であり、同期
位相検出部８Ａとセレクタ切り替え信号発生部８Ｂとか
ら構成されていて、同期位相検出部８Ａはラッチ・タイ
ミング発生回路６からのラッチ信号とシフトレジスタ・
ロード・タイミング発生回路７からのロード信号を受
け、これら信号に基づいて位相状態を検出し（例えば、
位相差を検出し）、これに基づいてセレクタ切り替え信
号発生部８Ｂはラッチ２および３のうち、セレクタ４に
選択させるべきラッチを指定する選択信号を出力すると
云った機能を持つ回路である。このセレクタ制御回路８
によりセレクタ４はラッチ２および３のうちの一方の出
力を選択して出力用シフトレジスタ５に与える。

【００２３】次にこのような構成の本装置の作用を説明
する。尚、ここでは動作例として、伝送速度2.048 MHz
のデータの伝送フレームのタイムスロット“０”におけ
るデータを、伝送速度64kHz のデータに変換して位相吸
収する場合を示す。ここでのデータ伝送はフレーム周期
が8kHzで、フレーム当たり３２のタイムスロットに分割
されていて、１タイムスロット当たり８ビットのデータ
が伝送できる。この場合のタイムスロット“０”におけ
る伝送速度2.048 MHz データを伝送速度64kHzのデータ
に変換して位相吸収し、出力するものとする。

【００２４】図２は入力側、図３は出力側のタイミング
を示したものである。図２において、(a) はクロック信
号であり、(b) は入力側の伝送データの伝送フレームの
同期信号、(c) は入力データである。また、(d) はラッ
チ２のラッチ・タイミング信号、(e) はラッチ３のラッ
チ・タイミング信号、(f) はラッチ２のラッチデータ出
力、(g) はラッチ３のラッチデータ出力である。また、
図３において、(a) はクロック信号であり、(b) はシフ
トレジスタ５のパラレルデータ・ロードタイミング、
(c) はシフトレジスタ５からの出力データで、速度変換
および位相吸収済みの出力データである。

【００２５】これらのタイミングチャートを参照して説
明すると、シリアルの入力データ１０はシフトレジスタ
１によりパラレルデータに順次変換される。すなわち、
シリアルの入力データ１０は2.048 MHz のクロックに同
期して動作するシフトレジスタ１により、順次シフトさ
れてパラレルデータに変換される。

【００２６】一方、ラッチ・タイミング発生回路６は入
力クロックである2.048 MHz のクロック１１と入力フレ
ームの同期信号であるフレーム同期信号１２を受けて、
フレーム同期信号１２に同期しながらタイムスロット
“０”の８クロック目毎にラッチ２用のラッチ信号を発
生し、また、タイムスロット“１６”の８クロック目毎
にラッチ３用のラッチ信号を出力する。

【００２７】すなわち、ラッチ２用のラッチ信号（ラッ
チ・タイミングＰ）より、半フレーム周期分、遅れてラ
ッチ３用のラッチ信号（ラッチ・タイミングＱ）が発生
され、ラッチ３はラッチ２が保持したタイムスロット
“０”でのデータを半フレーム周期遅れで保持すること
になる。そして、ラッチ・タイミングＰとラッチ・タイ
ミングＱはそれぞれ、周期が１フレーム周期相当である
ことから、ラッチ３はラッチ２より半フレーム周期ずれ
てタイムスロット“０”でのデータを保持していること
になる。

【００２８】このように、上述のようなタイミング関係
にあるラッチ・タイミング発生回路６からのラッチ信号
を受け、ラッチ２はラッチ信号を受けたタイミングで入
力用シフトレジスタ１の出力パラレルデータをラッチ
し、ラッチ３はラッチ２のラッチデータを保持して、そ
のデータを１フレーム相当の時間、保持する。そして、
セレクタ４はセレクタ制御回路８の制御によってラッチ
２とラッチ３の保持データのうち、一方を選択して出力
用シフトレジスタ５に送り出す。

【００２９】一方、出力側はセレクタ４の出力をシフト
レジスタ・ロード・タイミング発生回路７により発生し
たロード信号により出力用シフトレジスタ５はセレクタ
４の出力データ（パラレルデータ）を取り込む。これに
より入力側で取り込んだタイムスロット“０”のデータ
は出力用シフトレジスタ５に移され、出力用シフトレジ
スタ５は64kHz のクロックに同期してシリアル変換し、
シリアルデータとして出力する。

【００３０】ここで、シフトレジスタ・ロード・タイミ
ング発生回路７の出力するロード信号は、出力側でのフ
レーム同期信号１５とクロック信号１４とに同期するの
で、出力側でのフレームに同期して伝送速度が64kHz の
シリアルデータとなり、位相吸収と速度変換がなされた
出力データが得られることになる。

【００３１】さて、本装置ではセレクタ４はセレクタ制
御回路８の出力（セレクタ切り替え信号発生部８Ｂの出
力）により、ラッチ２およびラッチ３からの入力データ
のうち、取り出すデータをラッチ２の出力とするか、ラ
ッチ３の出力とするかを決定するが、出力側のロード・
タイミングＲが入力側のラッチ・タイミングＰおよびＱ
より十分に離れているときは、どちらのデータをセレク
トしても問題はなく、速度変換と位相吸収を行える。

【００３２】従って、この場合はセレクタ制御回路８の
セレクタ切り替え信号発生部８Ｂに例えば、ラッチ２の
出力を選択するような選択信号をセレクタ４に出力する
ような設定としておくことでラッチ２の出力を選択させ
ることができる。これは同位相検出部８Ａが同位相でな
いことを検出した場合に、ラッチ２の出力を選択する選
択信号を発生させる構成としておくことで実現できる。
尚、同様にしてラッチ３を選択する構成とすることも可
能である。

【００３３】ところで今、ロード・タイミングＲ（ロー
ド信号の発生タイミング）がラッチ２用のラッチ・タイ
ミングＰ（ラッチ信号の発生タイミング）に十分に近い
とする。

【００３４】この場合に、現在、入力データ１０が入力
用シフトレジスタ１→ラッチ２→セレクタ４→出力用シ
フトレジスタ５と流れて出力シリアルデータ１３として
出力されていると、入力用シフトレジスタ１によりパラ
レル変換されたデータがラッチ２にラッチされるラッチ
・タイミングがＲであり、このラッチされたデータがセ
レクタ４を介して出力用シフトレジスタ５に与えられ、
ラッチ・タイミングＲにタイミング的に近いロード・タ
イミングＲで出力用シフトレジスタ５がこのラッチデー
タを取り込むことになる。しかし、ラッチ２ではパラレ
ルデータが変化中であるので出力用シフトレジスタ５に
与えられるデータも変化中となる結果、出力用シフトレ
ジスタ５にロードされるデータが不定になる危険があ
る。

【００３５】そのため、セレクタ制御回路８では、同期
位相検出部８Ａでラッチ・タイミングＰとロード・タイ
ミングＲを監視して両者が近すぎる場合には、セレクタ
切り替え信号発生部８Ｂの選択信号出力を切り替え、こ
れによって、セレクタ４の出力をラッチ２の出力からラ
ッチ３の出力へと切り替えて入力データ１０が入力用シ
フトレジスタ１→ラッチ２→ラッチ３→セレクタ４→出
力用シフトレジスタ５と流れるようにし、位相吸収およ
び速度変換された出力シリアルデータ１３として出力さ
れるように制御する。

【００３６】すなわち、ラッチ２の保持しているデータ
は変化中であるが、ラッチ３の保持しているデータはラ
ッチ２がデータを保持してから半フレーム時間経過した
時点でラッチ２より得たデータを保持したものであり、
各ラッチ２，３とも保持周期は入力側の伝送フレームの
１フレーム時間相当分であるから、ラッチ２が安定状態
にあるときのデータを保持したものであって、しかも、
ラッチ３もデータが安定した状態にある。

【００３７】そして、ラッチ３の保持データをセレクタ
４に取り込ませて出力用シフトレジスタ５に与えるよう
にすることで、伝送速度2.048 MHz の入力側におけるタ
イムスロット“０”におけるデータを伝送速度64kHz の
データに変換して位相吸収し、出力することができる。

【００３８】同様にロード・タイミングＲがラッチ３用
のラッチ・タイミングＱに近すぎる場合にはラッチ２の
出力をセレクタ４が選択するように、セレクタ制御回路
８が切り替え制御するので、これにより、入力データ１
０が入力用シフトレジスタ１→ラッチ２→セレクタ４→
出力用シフトレジスタ５と流れて位相吸収および速度変
換された出力シリアルデータ１３として出力されるよう
に制御される。

【００３９】なお、入力データ１０が入力用シフトレジ
スタ１→ラッチ２→セレクタ４→出力用シフトレジスタ
５と流れて位相吸収および速度変換された出力シリアル
データ１３となるようにした場合、データは１フレーム
未満のデータ遅延で出力される。

【００４０】これに対して、入力データ１０が入力用シ
フトレジスタ１→ラッチ２→ラッチ３→セレクタ４→出
力用シフトレジスタ５と流れて出力される場合にはデー
タは１フレーム以上２フレーム未満のデータ遅延が発生
する。しかし、この方式により、簡易な構成でしかも、
確かなデータの速度変換、位相吸収が行える。

【００４１】なお、ロード・タイミングＲとラッチ・タ
イミングＰまたはＱが近過ぎるか否かの判断はセレクタ
制御回路８の同位相検出部８Ａにて行うが、どの程度が
近過ぎる範囲になるかは、システムのスペックを考慮し
て適宜に設定するものとする。

【００４２】尚、本発明は上記し、且つ、図面に示す実
施例に限定することなく、その要旨を変更しない範囲内
で適宜変形して実施し得るものであり、例えば、ラッチ
３のラッチ・タイミングはラッチ２のラッチ・タイミン
グに対して入力側伝送フレーム周期の半周期遅れとする
ようにしたが、これに限定されるものではなく、要は一
方がデータの不安定状態のときでも、他方は安定状態に
あるような動作タイミングが確保できれば良いものであ
る。

【００４３】また、例えば、本発明の変形例として次の
ようにすることも考えられる。すなわち、出力用シフト
レジスタ５を複数用意し、入力データ１０の複数タイム
スロットを出力側のクロック１４およびフレーム同期信
号１５に同期した複数の出力にしたり、セレクタ４，出
力用シフトレジスタ５，シフトレジスタ・ロード・タイ
ミング発生回路７，セレクタ制御回路８を複数用意し、
入力データ１０の単数または複数タイムスロットを個別
位相のクロックに同期させて出力したり、入力側クロッ
ク１１およびフレーム同期信号１２に同期した複数系列
のシリアル入力データ１０，１０ａ，１０ｂ…をそれぞ
れの系列に対応して設けた複数の入力用シフトレジスタ
１，１ａ，１ｂ…に入力させ、これをすべてパラレルデ
ータにし、ラッチ２，ラッチ３，セレクタ４，出力用シ
フトレジスタ５のビット数をそれに合わせることで、デ
ータの多重を行う構成とすることも可能になる。

【００４４】以上、説明したように、必要なデータ、必
要最小限のラッチを使用するだけであるから、少ないゲ
ート数で伝送速度の異なるデータ授受対象との間で速度
変換および位相吸収してデータ授受することができる。
また、入力クロック周波数と出力クロック周波数を特に
意識せずに設計できる利点がある。

【００４５】このように本システムは、フレーム構成で
シリアル伝送される入力データを取り込み、出力側の伝
送フレームに位相を合わせて当該出力側に出力するため
の位相吸収装置において、入力データをパラレルデータ
に変換するパラレルデータ変換手段と、このパラレルデ
ータ変換手段にて変換されたパラレルデータを入力デー
タのフレームに合わせて所定のタイミングで保持して出
力する第１のラッチ手段と、この第１のラッチ手段の保
持データを該第１のラッチ手段のデータ保持タイミング
より前記入力データのフレーム周期の半周期分程度、遅
れて保持して出力する第２のラッチ手段と、これらラッ
チ手段のうち、一方の出力データを抽出する選択手段
と、この選択手段により抽出された出力データを出力側
のフレームタイミングに合わせた所定のタイミングで取
り込み、シリアルデータに変換して出力側の伝送タイミ
ングに同期して出力するシリアルデータ変換手段と、前
記第１および第２のラッチ手段のラッチ・タイミングに
対するシリアルデータ変換手段の取り込みタイミングの
位相差に応じ、選択手段の抽出対象を指定する制御手段
とを具備して構成したものである。

【００４６】そして、このような構成において、フレー
ム構成でシリアル伝送される入力データを取り込み、出
力側の伝送フレームに位相を合わせて当該出力側に出力
するにあたり、パラレルデータ変換手段は入力データを
パラレルデータに変換するが、このパラレルデータ変換
手段にて変換されたパラレルデータは第１のラッチ手段
により、入力データのフレームに合わせた所定のタイミ
ングでラッチさせ、また、この第１のラッチ手段の保持
データは第２のラッチ手段により、該第１のラッチ手段
のラッチ・タイミングより前記入力データのフレーム周
期の半フレーム周期分程度、遅れてラッチさせ、そし
て、選択手段にはこれらラッチ手段のうち、一方の出力
データを抽出させ、シリアルデータ変換手段はこの選択
手段により抽出された出力データを出力側のフレームタ
イミングに合わせた所定のタイミングで取り込み、シリ
アルデータに変換して出力側の伝送タイミングに同期し
て出力させると云うものである。

【００４７】また、制御手段には前記第１および第２の
ラッチ手段のラッチ・タイミングとシリアルデータ変換
手段の取り込みタイミングの位相差に応じ、選択手段の
抽出対象を指定させるようにするものである。

【００４８】この結果、選択手段は前記第１および第２
のラッチ手段のラッチ・タイミングとシリアルデータ変
換手段の取り込みタイミングの位相差に応じ、例えば、
位相差が一方では僅差であるとすると、位相差の十分あ
る方のラッチ手段の出力データを抽出させ、位相差がい
ずれも十分あるようなときは任意の一方、若しくは第１
ラッチ手段の出力データを抽出させ、シリアルデータ変
換手段に与えてシリアルデータ化して出力側に出力させ
ることができ、ラッチデータのうち、安定した側のラッ
チデータをシリアルデータ変換手段に与えてシリアルデ
ータ化して出力側に出力させることができる。

【００４９】このように、本発明では入力データをパラ
レルデータにし、この中で必要なデータのみラッチさ
せ、また、入力と出力のフレーム位相差が近く、データ
転送が不可能なタイミングをなくすため、先のラッチデ
ータをさらに入力側フレーム周期の半周期分程度ずらし
てラッチさせるようにし、これら２つのラッチデータを
出力側フレーム位相とラッチタイミングの位相との差に
応じ、例えば、位相差の十分確保できる側のラッチデー
タを用いてこれをシリアルデータに戻すようにすると云
うものである。そのため、容量を十分確保しなければな
らないＦＩＦＯ素子や、アドレス制御の必要なメモリ回
路等が不要となり、構成を簡素化して安価にシステム構
成ができ、しかも、信頼性の高いデータ速度変換と位相
吸収をすることができる

【００５０】

【発明の効果】以上、詳述したようにこの発明によれ
ば、大容量のメモリを使用することなく速度変換と位相
吸収が行えるようになり、従って安価でしかも高信頼性
のシステムとすることができる速度変換機能を含んだ位
相吸収装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成を示すブロック
図。

【図２】図１の動作を説明するための入力側のタイミン
グチャート。

【図３】図１の動作を説明するための出力側のタイミン
グチャート。

【符号の説明】

１…入力用シフトレジスタ、２，３…ラッチ、４…セレ
クタ、５…出力用シフトレジスタ、６…ラッチ・タイミ
ング発生回路、７…シフトレジスタ・ロード・タイミン
グ発生回路、８…セレクタ制御回路、８Ａ…同期位相検
出部、８Ｂ…セレクタ切り替え信号発生部、１０…入力
（シリアル）データ、１１…入力側のクロック信号、１
２…入力側のフレーム同期信号、１３…出力（シリア
ル）データ、１４…出力側のクロック信号、１５…出力
フレーム。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 フレーム構成でシリアル伝送される入力
   データを取り込み、出力側の伝送フレームに位相を合わ
   せて当該出力側に出力する位相吸収装置において、 入力データをパラレルデータに変換するパラレルデータ
   変換手段と、 このパラレルデータ変換手段にて変換されたパラレルデ
   ータを入力データのフレームに合わせて所定のタイミン
   グで保持して出力する第１のラッチ手段と、 この第１のラッチ手段の保持データを、該第１のラッチ
   手段の保持タイミングより前記入力データのフレーム周
   期以内の時間であって、且つ、第１のラッチ手段の保持
   データが安定状態にある所定の時間相当分、遅れたタイ
   ミングで保持して出力する第２のラッチ手段と、 これらラッチ手段のうち、一方の出力データを抽出する
   選択手段と、 この選択手段により抽出された出力データを出力側のフ
   レームタイミングに合わせた所定のタイミングで取り込
   み、シリアルデータに変換して出力側の伝送タイミング
   に同期して出力するシリアルデータ変換手段と、 前記第１および第２のラッチ手段のラッチタイミングに
   対するシリアルデータ変換手段の取り込みタイミングの
   位相差に応じ、選択手段の抽出対象を指定する制御手段
   とを具備して構成したことを特徴とする位相吸収装置。
2. 【請求項２】 前記制御手段は前記位相差が十分あると
   きは前記第１のラッチ手段の出力を抽出すべく、選択手
   段を制御する構成とすることを特徴とする請求項１記載
   の位相吸収装置。
3. 【請求項３】 前記制御手段は前記位相差が十分ある方
   のラッチ手段の出力を抽出すべく、選択手段を制御する
   構成とすることを特徴とする請求項１記載の位相吸収装
   置。
4. 【請求項４】 前記第２のラッチ手段はそのデータ保持
   タイミングを、前記第１のラッチ手段のデータ保持タイ
   ミングより、前記入力データのフレーム周期のほぼ半周
   期分程度に設定することを特徴とする請求項１記載の位
   相吸収装置。