JPH05103215A - ランレングス符号の並列処理アーキテクチヤ - Google Patents
ランレングス符号の並列処理アーキテクチヤInfo
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- JPH05103215A JPH05103215A JP1539692A JP1539692A JPH05103215A JP H05103215 A JPH05103215 A JP H05103215A JP 1539692 A JP1539692 A JP 1539692A JP 1539692 A JP1539692 A JP 1539692A JP H05103215 A JPH05103215 A JP H05103215A
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- Image Processing (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 画像データ処理装置に於けるランレングス符
号の並列処理を実現し、画像データ圧縮効率とデータ伝
送速度を向上させることを目的とする。 【構成】 画像データをワード単位で並列に入力し、最
初にそのワード内にラン開始ビットもラン終了ビットが
存在するか否かを並列に検出し、共に存在しないことが
検出されるとＣＰＵに対して次のワードを入力するよう
に通知し、ラン開始ビットおよびラン終了ビットが検出
されると、その結果を画像データの列内位置に変換して
並列に記憶装置に格納し、ＣＰＵが更に別の画像処理を
行う際にアクセス出来るようにしている。またラン開始
ビットの総数に相当する、切り替わり数も得られるよう
に構成されている。
号の並列処理を実現し、画像データ圧縮効率とデータ伝
送速度を向上させることを目的とする。 【構成】 画像データをワード単位で並列に入力し、最
初にそのワード内にラン開始ビットもラン終了ビットが
存在するか否かを並列に検出し、共に存在しないことが
検出されるとＣＰＵに対して次のワードを入力するよう
に通知し、ラン開始ビットおよびラン終了ビットが検出
されると、その結果を画像データの列内位置に変換して
並列に記憶装置に格納し、ＣＰＵが更に別の画像処理を
行う際にアクセス出来るようにしている。またラン開始
ビットの総数に相当する、切り替わり数も得られるよう
に構成されている。
Description
【０００１】
【産業上の利用分野】本発明は画像データの圧縮に関わ
り、更に詳細にはランレングス符号を並列処理する新規
なアーキテクチャに関する。
り、更に詳細にはランレングス符号を並列処理する新規
なアーキテクチャに関する。
【０００２】
【従来の技術】画像処理分野ではデータに含まれる情報
を更に少ないメモリ領域に格納し、より早い速度で伝送
できるように画像データを圧縮する必要性が存在する。
画像データは画像データの多くの列から構成されてお
り、画像データの各々の列はスキャナの走査線で走査さ
れた書類上の情報に対応している。画像データの各々の
列は多くのビットで構成され、各々は走査線上のひとつ
の画素に対応する。通常二進数で１のレベルのビット
は、黒色または書類上の印刷情報を表わす黒画素に対応
し、二進数で零のビットは、白または書類上の背景情報
を表わす白画素に対応している。画像データのひとつの
列はラン、すなわち同一値の信号連なり、に分割され
る。従来、印刷情報を表わす黒色ランはランレングス符
号ワードで表現されており、これは列内でそのランが開
始される位置を示すラン開始アドレス、およびランを構
成する信号数とで構成されているので、元の画像データ
の一列は画像データ圧縮のオブジェクトを実現するベク
トル化されたデータに変換できる。
を更に少ないメモリ領域に格納し、より早い速度で伝送
できるように画像データを圧縮する必要性が存在する。
画像データは画像データの多くの列から構成されてお
り、画像データの各々の列はスキャナの走査線で走査さ
れた書類上の情報に対応している。画像データの各々の
列は多くのビットで構成され、各々は走査線上のひとつ
の画素に対応する。通常二進数で１のレベルのビット
は、黒色または書類上の印刷情報を表わす黒画素に対応
し、二進数で零のビットは、白または書類上の背景情報
を表わす白画素に対応している。画像データのひとつの
列はラン、すなわち同一値の信号連なり、に分割され
る。従来、印刷情報を表わす黒色ランはランレングス符
号ワードで表現されており、これは列内でそのランが開
始される位置を示すラン開始アドレス、およびランを構
成する信号数とで構成されているので、元の画像データ
の一列は画像データ圧縮のオブジェクトを実現するベク
トル化されたデータに変換できる。
【０００３】ランレングス符号処理装置は黒色と判定さ
れる元画像データビット、いわゆるワードを処理するよ
うに設計されている。従ってその信号値がワード内の先
行ビットの値と異なる、変化ビット位置が最初に計算さ
れ、ランレングスが決定される。これらの入力ランレン
グスから、処理装置は符号テーブルメモリのアドレスを
生成し、符号テーブルメモリを参照して適切な符号ワー
ドを生成する。符号解読時にはデコーダは入力符号ワー
ドから符号テーブルメモリのアドレスを生成し、符号テ
ーブルメモリを参照してランレングスを生成する。この
手法の一例はＨＩＴＡＣＨＩのＤＩＣＥＰ（Ｄｏｃｕｍ
ｅｎｔ Ｉｍａｇｅ Ｃｏｍｐｒｅｓｓｉｏｎ ａｎｄ
Ｅｘｐａｎｓｉｏｎ Ｐｒｏｃｅｓｓｏｒ：書類画
像圧縮並びに再生処理装置）、ＨＤ６３０８５である。
れる元画像データビット、いわゆるワードを処理するよ
うに設計されている。従ってその信号値がワード内の先
行ビットの値と異なる、変化ビット位置が最初に計算さ
れ、ランレングスが決定される。これらの入力ランレン
グスから、処理装置は符号テーブルメモリのアドレスを
生成し、符号テーブルメモリを参照して適切な符号ワー
ドを生成する。符号解読時にはデコーダは入力符号ワー
ドから符号テーブルメモリのアドレスを生成し、符号テ
ーブルメモリを参照してランレングスを生成する。この
手法の一例はＨＩＴＡＣＨＩのＤＩＣＥＰ（Ｄｏｃｕｍ
ｅｎｔ Ｉｍａｇｅ Ｃｏｍｐｒｅｓｓｉｏｎ ａｎｄ
Ｅｘｐａｎｓｉｏｎ Ｐｒｏｃｅｓｓｏｒ：書類画
像圧縮並びに再生処理装置）、ＨＤ６３０８５である。
【０００４】残念ながらこのアルゴリズムをソフトウェ
ア技術の符号化および符号解読に基づいて実行するため
にはコンピュータの処理時間がかかり過ぎる。
ア技術の符号化および符号解読に基づいて実行するため
にはコンピュータの処理時間がかかり過ぎる。
【０００５】
【発明の目的と要約】本発明は、各々が画像データのひ
とつの列内の黒色ランのラン開始列アドレスおよびラン
終了アドレスで表現されるランレングス符号の並列処理
アーキテクチャを目指している。我々の発明に於けるラ
ンレングス符号の定義は従来からのものとは異なってい
るが、ベクトル化により画像データの圧縮を行うという
目的は同じである。我々の発明に依れば、画像データは
ＣＰＵからワード単位でロードされ、ＣＰＵの干渉を受
けることなくワード内の全ての黒色ランのラン開始およ
びラン終了ビットが並列に検出され、次に画像データの
列内のラン開始およびラン終了アドレスに変換され、更
に別の画像処理を実行する際にＣＰＵがラン開始および
ラン終了列アドレス、すなわちランレングス符号にアク
セスできるように、これらは先入れ先出し（ＦＩＦＯ：
Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）レジスタ内の
二つのパイプラインに直列に格納される。
とつの列内の黒色ランのラン開始列アドレスおよびラン
終了アドレスで表現されるランレングス符号の並列処理
アーキテクチャを目指している。我々の発明に於けるラ
ンレングス符号の定義は従来からのものとは異なってい
るが、ベクトル化により画像データの圧縮を行うという
目的は同じである。我々の発明に依れば、画像データは
ＣＰＵからワード単位でロードされ、ＣＰＵの干渉を受
けることなくワード内の全ての黒色ランのラン開始およ
びラン終了ビットが並列に検出され、次に画像データの
列内のラン開始およびラン終了アドレスに変換され、更
に別の画像処理を実行する際にＣＰＵがラン開始および
ラン終了列アドレス、すなわちランレングス符号にアク
セスできるように、これらは先入れ先出し（ＦＩＦＯ：
Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）レジスタ内の
二つのパイプラインに直列に格納される。
【０００６】本発明の特徴はまた、画像データの列内で
白から黒情報への総変化数、すなわち黒色ランの総数と
して定義される切り替わり数を素早く得るためのリップ
ル計数器を含むことである。切り替わり数は、例えば分
割および特徴抽出といった画像処理技術では重要なパラ
メータであり、従来はソフトウェア技術によって遅い処
理速度で導き出されていた。
白から黒情報への総変化数、すなわち黒色ランの総数と
して定義される切り替わり数を素早く得るためのリップ
ル計数器を含むことである。切り替わり数は、例えば分
割および特徴抽出といった画像処理技術では重要なパラ
メータであり、従来はソフトウェア技術によって遅い処
理速度で導き出されていた。
【０００７】本発明の更に別の特徴は、ワード内にラン
開始ビットもラン終了ビットも共に存在しないという状
態を検出するためのラン検出器を含むことであり、これ
は割り込み信号を発生しＣＰＵに対して次のワードの画
像データをロードするように情報を伝え、データ圧縮速
度を改善している。ラン開始ビットはそれに先行するビ
ットが０でそれ自身の値が１のビットと定義され、ラン
終了ビットはそれに先行するビットが１でそれ自身の値
が０であるビットとして定義される。
開始ビットもラン終了ビットも共に存在しないという状
態を検出するためのラン検出器を含むことであり、これ
は割り込み信号を発生しＣＰＵに対して次のワードの画
像データをロードするように情報を伝え、データ圧縮速
度を改善している。ラン開始ビットはそれに先行するビ
ットが０でそれ自身の値が１のビットと定義され、ラン
終了ビットはそれに先行するビットが１でそれ自身の値
が０であるビットとして定義される。
【０００８】本発明の提案された実施例では、ランレン
グス符号の並列処理アーキテクチャを実行するための方
法並びに装置は： (1) 最初に装置メモリに格納されている画像データひ
とつの列の一ワードのビットを入力し、ポインタで画像
データの列内のワード開始アドレスを表示する； (2) ワード内のラン開始ビットの存在およびラン終了
ビットの存在を並列的に検出し、ラン開始ビットもラン
終了ビットも共に存在しないことを検出すると、割り込
み信号を発生しＣＰＵに対して後続の画像データをロー
ドするようにラン検出器によって通知する； (3) ラン開始ビットの存在が検出されたときは、ワー
ド内のラン開始レベルをラン開始レベル発生器によって
並列に生成し、ラン開始ビットの各々を第一二進数レベ
ルで表わしワード内のその他のビットの各々を第二二進
数レベルで表わす； (4) ラン終了ビットの存在が検出されたときは、ワー
ド内のラン終了レベルをラン終了レベル発生器によって
並列に生成し、ラン終了ビットの各々を第一二進数レベ
ルで表わしワード内のその他のビットの各々を第二二進
数レベルで表わす；ラン開始レベルおよびラン終了レベ
ルは並列的に生成される； (5) ラン開始レベルおよびラン終了レベルを、それぞ
れがワード内のラン開始ビット位置に対応する、複数の
トラップされたラン開始ワード位置パルスと、それぞれ
がワード内のラン終了ビット位置に対応する、複数のト
ラップされたラン終了ワード位置パルスとに、それぞれ
第一および第二符号化器によって二進数値符号に変換す
る； (6) 各々がワード内のラン開始ビットの位置を表わす
ラン開始ワードアドレスをシリアルにまた、各々がワー
ド内のラン終了ビットの位置を表わすラン終了ワードア
ドレスをシリアルに、それぞれ第一および第二符号化器
によつて二進数値符号に生成するために第一および第二
トラップ回路の出力を符号化する； (7) 第一および第二加算回路内に於て、それぞれ画像
データの列内のラン開始ビットおよびラン終了ビットの
ラン開始列アドレスおよびラン終了列アドレスを生成す
るために、ラン開始ワードアドレスおよびラン終了ワー
ドアドレスにポインタからのワード開始アドレスを加算
する； (8) ラン開始およびラン終了列アドレスをそれぞれＦ
ＩＦＯレジスタの第一および第二パイプラインにシリア
ルに格納し、ＣＰＵがこれらのアドレス、すなわちラン
レングス符号をアクセスして、さらに別の画像処理を可
能とする。以上の手順で構成されている。
グス符号の並列処理アーキテクチャを実行するための方
法並びに装置は： (1) 最初に装置メモリに格納されている画像データひ
とつの列の一ワードのビットを入力し、ポインタで画像
データの列内のワード開始アドレスを表示する； (2) ワード内のラン開始ビットの存在およびラン終了
ビットの存在を並列的に検出し、ラン開始ビットもラン
終了ビットも共に存在しないことを検出すると、割り込
み信号を発生しＣＰＵに対して後続の画像データをロー
ドするようにラン検出器によって通知する； (3) ラン開始ビットの存在が検出されたときは、ワー
ド内のラン開始レベルをラン開始レベル発生器によって
並列に生成し、ラン開始ビットの各々を第一二進数レベ
ルで表わしワード内のその他のビットの各々を第二二進
数レベルで表わす； (4) ラン終了ビットの存在が検出されたときは、ワー
ド内のラン終了レベルをラン終了レベル発生器によって
並列に生成し、ラン終了ビットの各々を第一二進数レベ
ルで表わしワード内のその他のビットの各々を第二二進
数レベルで表わす；ラン開始レベルおよびラン終了レベ
ルは並列的に生成される； (5) ラン開始レベルおよびラン終了レベルを、それぞ
れがワード内のラン開始ビット位置に対応する、複数の
トラップされたラン開始ワード位置パルスと、それぞれ
がワード内のラン終了ビット位置に対応する、複数のト
ラップされたラン終了ワード位置パルスとに、それぞれ
第一および第二符号化器によって二進数値符号に変換す
る； (6) 各々がワード内のラン開始ビットの位置を表わす
ラン開始ワードアドレスをシリアルにまた、各々がワー
ド内のラン終了ビットの位置を表わすラン終了ワードア
ドレスをシリアルに、それぞれ第一および第二符号化器
によつて二進数値符号に生成するために第一および第二
トラップ回路の出力を符号化する； (7) 第一および第二加算回路内に於て、それぞれ画像
データの列内のラン開始ビットおよびラン終了ビットの
ラン開始列アドレスおよびラン終了列アドレスを生成す
るために、ラン開始ワードアドレスおよびラン終了ワー
ドアドレスにポインタからのワード開始アドレスを加算
する； (8) ラン開始およびラン終了列アドレスをそれぞれＦ
ＩＦＯレジスタの第一および第二パイプラインにシリア
ルに格納し、ＣＰＵがこれらのアドレス、すなわちラン
レングス符号をアクセスして、さらに別の画像処理を可
能とする。以上の手順で構成されている。
【０００９】
【実施例】図１に於て、画像処理装置は書類上の情報を
走査する事に依ってディジタル化された画像データを引
き出すためのスキャナ１と、文字列またはグラフィック
情報を表わすディジタル化された画像データを格納する
ための装置メモリＤＲＡＭ２とを含む。中央処理装置
（ＣＰＵ）の制御によって、次にディジタル化された画
像データはワード単位でランレングス符号並列処理アー
キテクチャ３にロードされ、画像データの列毎に並列に
ラン開始およびラン終了列アドレスで構成されるランレ
ングス符号を生成する。画像処理技術の中で重要なパラ
メータである、切り替わり数もまたランレングス符号並
列処理アーキテクチャ３で導き出される。中央処理装置
４はランレングス符号および切り替わり数をランレング
ス符号並列処理アーキテクチャ３から入力し更に別の画
像処理、例えば光学式文字認識（ＯＣＲ：Ｏｐｔｉｃａ
ｌ Ｃｈａｒａｃｔｅｒ Ｒｅｃｏｇｎｉｔｉｏｎ）を
実施する。
走査する事に依ってディジタル化された画像データを引
き出すためのスキャナ１と、文字列またはグラフィック
情報を表わすディジタル化された画像データを格納する
ための装置メモリＤＲＡＭ２とを含む。中央処理装置
（ＣＰＵ）の制御によって、次にディジタル化された画
像データはワード単位でランレングス符号並列処理アー
キテクチャ３にロードされ、画像データの列毎に並列に
ラン開始およびラン終了列アドレスで構成されるランレ
ングス符号を生成する。画像処理技術の中で重要なパラ
メータである、切り替わり数もまたランレングス符号並
列処理アーキテクチャ３で導き出される。中央処理装置
４はランレングス符号および切り替わり数をランレング
ス符号並列処理アーキテクチャ３から入力し更に別の画
像処理、例えば光学式文字認識（ＯＣＲ：Ｏｐｔｉｃａ
ｌ Ｃｈａｒａｃｔｅｒ Ｒｅｃｏｇｎｉｔｉｏｎ）を
実施する。
【００１０】図２はランレングス符号並列処理アーキテ
クチャ３のひとつの実施例のブロック図である。このラ
ンレングス符号並列処理アーキテクチャ３は主としてふ
たつのアドレス発生器３１および３２で構成されてい
る：そのうちのひとつは画像データのひとつの列内の全
てのランのラン開始列アドレスを生成するためのもので
あり、もう一方はラン終了列アドレスを生成するための
ものである。ＣＰＵがひとつのワードからなる画像デー
タを、このランレングス符号並列処理アーキテクチャ３
にロードした時、複数のＤ型フリップフロップ３０は画
像データをラッチし、その出力をラン検出器３３に伝送
しそのワード内にラン開始ビットまたはラン終了ビット
が存在するか否かの検出がなされる。ラン開始ビットは
そのビット値が１でそれに先行するビットが０のビット
と定義され、ラン終了ビットはそのビット値が１でその
後続ビットが０のビットと定義される。ワード内にひと
つまたは複数のラン開始ビットが存在すると、アドレス
発生器３１がラン検出器３３によって処理を活性化され
る：ワード内にひとつまたは複数のラン終了ビットが存
在すると、アドレス発生器３２がラン検出器３３によっ
て処理を活性化される。ラン検出器３３がワード内にラ
ン開始ビットもラン終了ビットも共に存在しないことを
認識した場合は、ふたつの発生器３１および３２は活性
化される事なく、ラン検出器３３はＣＰＵに対してさら
に別の処理を遂行するために次のワードの画像データを
ロードするようにパルス信号を発生し通知する、これに
よってＣＰＵの待ち時間を削減し画像データ圧縮率を改
善する。このアーキテクチャ３は更に、画像データの列
内の処理中ワードの第一ビットの位置であるワード開始
アドレスを指し示すためのポインタ３４を有する。ＣＰ
Ｕに対して次のワードのロードを通知するためのラン検
出器３３からの中央信号は、ポインタ３４を制御するた
めの信号と同一である。
クチャ３のひとつの実施例のブロック図である。このラ
ンレングス符号並列処理アーキテクチャ３は主としてふ
たつのアドレス発生器３１および３２で構成されてい
る：そのうちのひとつは画像データのひとつの列内の全
てのランのラン開始列アドレスを生成するためのもので
あり、もう一方はラン終了列アドレスを生成するための
ものである。ＣＰＵがひとつのワードからなる画像デー
タを、このランレングス符号並列処理アーキテクチャ３
にロードした時、複数のＤ型フリップフロップ３０は画
像データをラッチし、その出力をラン検出器３３に伝送
しそのワード内にラン開始ビットまたはラン終了ビット
が存在するか否かの検出がなされる。ラン開始ビットは
そのビット値が１でそれに先行するビットが０のビット
と定義され、ラン終了ビットはそのビット値が１でその
後続ビットが０のビットと定義される。ワード内にひと
つまたは複数のラン開始ビットが存在すると、アドレス
発生器３１がラン検出器３３によって処理を活性化され
る：ワード内にひとつまたは複数のラン終了ビットが存
在すると、アドレス発生器３２がラン検出器３３によっ
て処理を活性化される。ラン検出器３３がワード内にラ
ン開始ビットもラン終了ビットも共に存在しないことを
認識した場合は、ふたつの発生器３１および３２は活性
化される事なく、ラン検出器３３はＣＰＵに対してさら
に別の処理を遂行するために次のワードの画像データを
ロードするようにパルス信号を発生し通知する、これに
よってＣＰＵの待ち時間を削減し画像データ圧縮率を改
善する。このアーキテクチャ３は更に、画像データの列
内の処理中ワードの第一ビットの位置であるワード開始
アドレスを指し示すためのポインタ３４を有する。ＣＰ
Ｕに対して次のワードのロードを通知するためのラン検
出器３３からの中央信号は、ポインタ３４を制御するた
めの信号と同一である。
【００１１】二つの発生器３１および３２のハードウェ
ア構成および動作原理は非常によく似ている。ラン開始
アドレス発生器３１はラン開始レベル発生器３１１、ト
ラップ回路３１２、符号化器３１４、加算回路３１６お
よび先入れ先だしレジスタ３１８のパイプラインで構成
されている。ラン終了アドレス発生器３２はラン終了レ
ベル発生器３２１、トラップ回路３２２、符号化器３２
４、加算回路３２６および先入れ先だしレジスタ３２８
のパイプラインで構成されている。本発明は更にリップ
ル計数器３１７を有することを特徴としており、これは
発生器３１内のトラップ回路３１２または発生器３２内
のトラップ回路３２２のどちらかに接続することが出
来、切り替わり数を導きだしている。
ア構成および動作原理は非常によく似ている。ラン開始
アドレス発生器３１はラン開始レベル発生器３１１、ト
ラップ回路３１２、符号化器３１４、加算回路３１６お
よび先入れ先だしレジスタ３１８のパイプラインで構成
されている。ラン終了アドレス発生器３２はラン終了レ
ベル発生器３２１、トラップ回路３２２、符号化器３２
４、加算回路３２６および先入れ先だしレジスタ３２８
のパイプラインで構成されている。本発明は更にリップ
ル計数器３１７を有することを特徴としており、これは
発生器３１内のトラップ回路３１２または発生器３２内
のトラップ回路３２２のどちらかに接続することが出
来、切り替わり数を導きだしている。
【００１２】ポインタ３４はその内容を更新して後続の
ワードのワード開始アドレスを指し示しているが、これ
はラン検出器３３がワード内にラン開始ビットおよびラ
ン終了ビットが無いかまたはワード内の全てのランのラ
ンレングス符号が全て生成されたという条件下で、ワー
ドのビット数を元の内容に加えることに依って実行され
る。ワードのビット数はコンピュータの格納単位に関連
しており、４８，１６，または３２の値をとる。
ワードのワード開始アドレスを指し示しているが、これ
はラン検出器３３がワード内にラン開始ビットおよびラ
ン終了ビットが無いかまたはワード内の全てのランのラ
ンレングス符号が全て生成されたという条件下で、ワー
ドのビット数を元の内容に加えることに依って実行され
る。ワードのビット数はコンピュータの格納単位に関連
しており、４８，１６，または３２の値をとる。
【００１３】ワードの画像データを並列に受信した際、
ラン検出器３３は論理処理を実行しビットが全て１であ
るかまたは０であるかの検出を行う。もしもそうで無い
場合は、処理中のワード内にラン開始ビットが存在する
はずなので、ラン検出器３３はラン開始レベル発生器３
１１を活性化するための制御信号を発生する。もしも処
理中のワードのビットが全て１の場合は、先行ワードの
最終ビット、フィードバックビット（ＦＤＢ）と定義さ
れる、が０という条件でワードの先頭ビットがラン開始
ビットとなる。従ってこの場合もまた、処理を実施する
ためにラン開始レベル発生器３１１が活性化されなけれ
ばならない。従ってラン開始ビットの存在を正確に検出
するためには、ラン検出器３３に対して処理中のワード
と共にビットＦＤＢも入力されなければならない。
ラン検出器３３は論理処理を実行しビットが全て１であ
るかまたは０であるかの検出を行う。もしもそうで無い
場合は、処理中のワード内にラン開始ビットが存在する
はずなので、ラン検出器３３はラン開始レベル発生器３
１１を活性化するための制御信号を発生する。もしも処
理中のワードのビットが全て１の場合は、先行ワードの
最終ビット、フィードバックビット（ＦＤＢ）と定義さ
れる、が０という条件でワードの先頭ビットがラン開始
ビットとなる。従ってこの場合もまた、処理を実施する
ためにラン開始レベル発生器３１１が活性化されなけれ
ばならない。従ってラン開始ビットの存在を正確に検出
するためには、ラン検出器３３に対して処理中のワード
と共にビットＦＤＢも入力されなければならない。
【００１４】同時に、ワード内にひとつまたは複数のラ
ン終了ビットが存在する場合は、ラン検出器３３はラン
終了レベル発生器３２１を活性化するための制御信号を
生成する。ワード内のビットが全て１または０で無い場
合は、ワード内にラン終了ビットが存在するはずであ
る。一方、処理中のワードのビットが全て０でＦＤＢが
１の場合は、フィードバックビットがラン終了ビットで
ある。処理中ワードの最終ビットに関しては変わる可能
性があるので、それがラン終了ビットであるか否かは後
続ワードの先頭データビットと比較するまで判定できな
い。
ン終了ビットが存在する場合は、ラン検出器３３はラン
終了レベル発生器３２１を活性化するための制御信号を
生成する。ワード内のビットが全て１または０で無い場
合は、ワード内にラン終了ビットが存在するはずであ
る。一方、処理中のワードのビットが全て０でＦＤＢが
１の場合は、フィードバックビットがラン終了ビットで
ある。処理中ワードの最終ビットに関しては変わる可能
性があるので、それがラン終了ビットであるか否かは後
続ワードの先頭データビットと比較するまで判定できな
い。
【００１５】以上の論議をまとめると、処理中ワードの
ビット値とＦＤＢとの間の関係およびラン開始ビットと
ラン終了ビットの数は以下の表に列挙される。
ビット値とＦＤＢとの間の関係およびラン開始ビットと
ラン終了ビットの数は以下の表に列挙される。
【表１】
【００１６】上記の表より、ＦＤＢおよび処理中ワード
の画像データのビット値が全て０かまたは全て１の場合
はラン開始ビットもラン終了ビットも存在しないことが
判る。その様な条件下では、ラン検出器３３は割り込み
信号を送信してＣＰＵに対して更に処理を継続するため
に後続のワードをロードするように通知し、またポイン
タ３４のワード開始アドレス内容を更新する、これによ
って多くの処理時間が節約できる。割り込み信号が生成
されると、処理中ワードの最終ビットがフィードバック
ビットとしてラッチされ後続ワードと共に処理される。
の画像データのビット値が全て０かまたは全て１の場合
はラン開始ビットもラン終了ビットも存在しないことが
判る。その様な条件下では、ラン検出器３３は割り込み
信号を送信してＣＰＵに対して更に処理を継続するため
に後続のワードをロードするように通知し、またポイン
タ３４のワード開始アドレス内容を更新する、これによ
って多くの処理時間が節約できる。割り込み信号が生成
されると、処理中ワードの最終ビットがフィードバック
ビットとしてラッチされ後続ワードと共に処理される。
【００１７】ラン開始レベル発生器３１１はラン検出器
３３によって活性化される論理回路であって、これはま
たＮビットワードの画像データを並列にＦＤＢと共に受
信し、論理操作を実行してラン開始ビットを判定し、ラ
ン開始ビットを第一二進数レベルとして示し、ワード内
のその他のビットを第二二進数レベルとして示す。論理
式は以下のように示される。
３３によって活性化される論理回路であって、これはま
たＮビットワードの画像データを並列にＦＤＢと共に受
信し、論理操作を実行してラン開始ビットを判定し、ラ
ン開始ビットを第一二進数レベルとして示し、ワード内
のその他のビットを第二二進数レベルとして示す。論理
式は以下のように示される。
【００１８】
【数１】 ＳＴn ＝／ＤＢn-1 ＊ＤＢn ， ０≦ｎ≦Ｎ−１ (1)
【００１９】ここでＤＢn-1 およびＤＢn はワード内で
連続する任意の二つのビットであり、ＤＢn-1 が前者、
ＤＢnが後者である、ＳＴn はラン開始レベルの第ｎ番
目ビットの二進数レベル値であり、記号“＊”はＡＮＤ
論理操作を表わし、“／”は反転論理操作を表わしてい
る。計算結果は下記の表から判る。
連続する任意の二つのビットであり、ＤＢn-1 が前者、
ＤＢnが後者である、ＳＴn はラン開始レベルの第ｎ番
目ビットの二進数レベル値であり、記号“＊”はＡＮＤ
論理操作を表わし、“／”は反転論理操作を表わしてい
る。計算結果は下記の表から判る。
【００２０】
【表２】
【００２１】表に示されるようにＤＢn-1 が０でＤＢn
が１の時のみラン開始レベルのビットＳＴn は高レベル
を有する。これは情報が白から黒へ変化したときのみで
有ることを意味しており、これはラン開始ビットと呼ば
れる黒画素のビットに対応しラン開始レベル内で１の値
を有する。
が１の時のみラン開始レベルのビットＳＴn は高レベル
を有する。これは情報が白から黒へ変化したときのみで
有ることを意味しており、これはラン開始ビットと呼ば
れる黒画素のビットに対応しラン開始レベル内で１の値
を有する。
【００２２】ラン開始レベル発生器で並列に発生された
後、ラン開始レベル（ＳＴn ，０≦ｎ≦Ｎ−１）はトラ
ップ回路３１２に転送される。トラップ回路３１２はパ
ルス処理回路３５０を含んでおり、これは新規なデータ
フローハードウェア構造として接続されており、これに
よって並列な入力ラン開始レベルがそれぞれがひとつの
ワード内のラン開始ビットの位置に対応するラン開始ワ
ード位置パルスに変換されることが出来る。トラップ回
路３１２はまたＤ型フリップフロップを含み、符号化の
為にラン開始ワード位置のトラップを行っている。
後、ラン開始レベル（ＳＴn ，０≦ｎ≦Ｎ−１）はトラ
ップ回路３１２に転送される。トラップ回路３１２はパ
ルス処理回路３５０を含んでおり、これは新規なデータ
フローハードウェア構造として接続されており、これに
よって並列な入力ラン開始レベルがそれぞれがひとつの
ワード内のラン開始ビットの位置に対応するラン開始ワ
ード位置パルスに変換されることが出来る。トラップ回
路３１２はまたＤ型フリップフロップを含み、符号化の
為にラン開始ワード位置のトラップを行っている。
【００２３】次にトラップ回路３１２からの出力は符号
化器３１４に転送されこれらをシリアルな二進数値符号
の形式で、各々がワード内でラン開始ビットの相対位置
を表わすラン開始ワードアドレスに符号化する。次に加
算回路３１６によって、ひとつのワード内のシリアル・
ラン開始ワードアドレスにポインタ３４からのワード開
始アドレスが加算され、この様にして画像データ内のラ
ン開始列アドレスが導き出される。最終的に画像データ
列内のラン開始列アドレスはシリアルに先入れ先だしレ
ジスタ３１８のパイプラインに入力され、ＣＰＵがさら
に別の画像処理を行うためにこれらのアドレス、ベクト
ル化された画像データにアクセス出来るようにしてい
る。
化器３１４に転送されこれらをシリアルな二進数値符号
の形式で、各々がワード内でラン開始ビットの相対位置
を表わすラン開始ワードアドレスに符号化する。次に加
算回路３１６によって、ひとつのワード内のシリアル・
ラン開始ワードアドレスにポインタ３４からのワード開
始アドレスが加算され、この様にして画像データ内のラ
ン開始列アドレスが導き出される。最終的に画像データ
列内のラン開始列アドレスはシリアルに先入れ先だしレ
ジスタ３１８のパイプラインに入力され、ＣＰＵがさら
に別の画像処理を行うためにこれらのアドレス、ベクト
ル化された画像データにアクセス出来るようにしてい
る。
【００２４】リップル計数器３１７をトラップ回路３１
２に接続して、トラップ回路３１２からのトラップされ
たパルス出力を計数することにより切り替わり数を導き
出すことができる。
２に接続して、トラップ回路３１２からのトラップされ
たパルス出力を計数することにより切り替わり数を導き
出すことができる。
【００２５】ラン開始アドレス発生器３１の動作原理
は、ラン終了アドレス発生器３２のそれに非常に類似し
ている。
は、ラン終了アドレス発生器３２のそれに非常に類似し
ている。
【００２６】ラン検出器３３によって活性化された時、
論理回路であるラン終了レベル発生器３２１は、論理処
理を実行してラン終了ビットを検出しラン終了レベルを
発生する。ラン検出器３３で実施されるラン終了ビット
を検出するための論理式は以下のように示される。
論理回路であるラン終了レベル発生器３２１は、論理処
理を実行してラン終了ビットを検出しラン終了レベルを
発生する。ラン検出器３３で実施されるラン終了ビット
を検出するための論理式は以下のように示される。
【００２７】
【数２】 ＥＮn-1 ＝ＤＢn-1 ＊／ＤＢn ， ０≦ｎ≦Ｎ−１ (2)
【００２８】ここでＥＮn-1 はＦＤＢに対応するラン終
了レベルである。画像データビットに対応するラン終了
レベルはそのビット値を後続のビット値と比較すること
に依って判定できるので、処理中ワードの最終ビットに
対応するラン終了レベルの極性は次のワードがロードさ
れるまで判定することはできない。論理式(2) の真偽値
表は次のように示される。
了レベルである。画像データビットに対応するラン終了
レベルはそのビット値を後続のビット値と比較すること
に依って判定できるので、処理中ワードの最終ビットに
対応するラン終了レベルの極性は次のワードがロードさ
れるまで判定することはできない。論理式(2) の真偽値
表は次のように示される。
【００２９】
【表３】 ──────────────────── ＤＢn-1 ＤＢn ＥＮn-1 ──────────────────── ０ ０ ０ ０ １ ０ １ ０ １ １ １ ０ ────────────────────
【００３０】ラン開始アドレス発生器３１の動作手順と
同様に、ラン終了アドレス発生器３２内のラン終了レベ
ル発生器３２１出力は次にトラップ回路３２２に転送さ
れる。符号化器３２４および加算回路３２６を通して、
画像データ内のラン終了列アドレスがシリアルに導き出
され、先入れ先だしレジスタ３２８のパイプラインに入
力され、ＣＰＵがさらに別の画像処理を行うためにアク
セス出来るようにしている。
同様に、ラン終了アドレス発生器３２内のラン終了レベ
ル発生器３２１出力は次にトラップ回路３２２に転送さ
れる。符号化器３２４および加算回路３２６を通して、
画像データ内のラン終了列アドレスがシリアルに導き出
され、先入れ先だしレジスタ３２８のパイプラインに入
力され、ＣＰＵがさらに別の画像処理を行うためにアク
セス出来るようにしている。
【００３１】ワード内の全てのランのラン開始およびラ
ン終了列アドレスが全てシリアルに生成されたとき、ま
たはラン検出器３３がワード内にラン開始ビットもラン
終了ビットも共に存在していないことを検出したとき、
ＣＰＵに対して通知する信号が発生され、更に別の処理
を行うために次のワードのデータビットをロードし、処
理中ワードの最終ビットをフィードバックビットとして
ラッチさせる信号が生成される。
ン終了列アドレスが全てシリアルに生成されたとき、ま
たはラン検出器３３がワード内にラン開始ビットもラン
終了ビットも共に存在していないことを検出したとき、
ＣＰＵに対して通知する信号が発生され、更に別の処理
を行うために次のワードのデータビットをロードし、処
理中ワードの最終ビットをフィードバックビットとして
ラッチさせる信号が生成される。
【００３２】
【本発明の最善の実施態様】１６ビットＣＰＵを用いた
場合の最善の方法が、図３から図８に主としてラン開始
アドレスを発生させる手順を参考に示されている。
場合の最善の方法が、図３から図８に主としてラン開始
アドレスを発生させる手順を参考に示されている。
【００３３】図３に於て、ひとつのワードの１６画素画
像データ、ＳＤ0 からＳＤ15はＣＰＵから複数のＤ型フ
リップ・フロップ３０にデータバス可能化信号／ＤＢＥ
によってロードされる。この処理アーキテクチャ３の可
能化信号である。可能化ランアドレス信号／ＥＲＡによ
って画像データビットＳＤ0 からＳＤ15はラッチされ、
／ＤＢ0 から／ＤＢ15として出力されこれらはラン検出
器３３に入力される。
像データ、ＳＤ0 からＳＤ15はＣＰＵから複数のＤ型フ
リップ・フロップ３０にデータバス可能化信号／ＤＢＥ
によってロードされる。この処理アーキテクチャ３の可
能化信号である。可能化ランアドレス信号／ＥＲＡによ
って画像データビットＳＤ0 からＳＤ15はラッチされ、
／ＤＢ0 から／ＤＢ15として出力されこれらはラン検出
器３３に入力される。
【００３４】図４はラン検出器３３の論理回路図であ
る。ＣＰＵ書き込み信号から生成されたパルスである、
ＤＢＥＮはこの回路の可能化制御信号である；そしてフ
ィードバックビット、ＦＤＢは前回処理ワードの最終ビ
ットである。ワードの１６ビットの反転レベル、／ＤＢ
0 から／ＤＢ15がゲート３３１およびＡＮＤゲート３３
２に同時に入力され、１６ビットが全て１であるかまた
は０であるかの検出を行う。ゲート３３１および３３２
の出力はＥＸＮＯＲゲート３３３に入力される。次にＥ
ＸＮＯＲゲート３３３の出力はＡＮＤゲート３３４に入
力され、可能化パルス信号ＤＢＥＮとのＡＮＤ論理演算
が実施される。上述のゲート３３１から３３４を通し
て、ワードのデータビットが全て１または０で無い場合
は、ＡＮＤゲート３３４の出力端子にパルス信号Ａ０１
が生成される。／ＤＢ0 から／ＤＢ15もまたＮＯＲゲー
ト３３５に入力される。ＡＮＤゲート３３６は、ＮＯＲ
ゲート３３５出力、／ＦＤＢの反転レベル信号、および
パルス信号ＤＢＥＮとのＡＮＤ演算を実行し、／ＤＢ0
から／ＤＢ15が全て低レベルで／ＦＤＢが高レベルの条
件、すなわちフィードバックビットが０でワードのデー
タビットが全て１の条件下で正のパルス信号Ｃ０１を生
成する。ＡＮＤ論理ゲート３３７は、ＦＤＢレベル信号
と、ＡＮＤゲート３３２出力、それにパルス信号ＤＢＥ
ＮとのＡＮＤ演算を実行し、／ＤＢ0 から／ＤＢ15が全
て高レベル信号で／ＦＤＢが低レベルの条件、すなわち
フィードバックビットが１でワードのデータビットが全
て０の条件下で正のパルス信号Ｃ１０を生成する。最後
にＯＲゲート３３８はゲート３３４および３３６からの
出力に対してＯＲ論理演算を実行し、ワード内にひとつ
またはいくつかのラン開始ビットが存在するときに正の
パルス信号ＳＴＷＲ１を出力する。ＯＲゲート３３９は
ゲート３３４および３３７からの出力に対してＯＲ論理
演算を実行し、ワード内にひとつまたはいくつかのラン
終了ビットが存在するときに正のパルス信号ＳＴＷＲ２
を出力する。パルス信号ＳＴＷＲ１およびＳＴＷＲ２は
それぞれ、ラン開始アドレス発生器３１およびラン終了
アドレス発生器３２を活性化するための制御信号であ
る。さきに述べた五つのパルス信号を生成するための論
理式およびそれらの真理値表を以下に示す：
る。ＣＰＵ書き込み信号から生成されたパルスである、
ＤＢＥＮはこの回路の可能化制御信号である；そしてフ
ィードバックビット、ＦＤＢは前回処理ワードの最終ビ
ットである。ワードの１６ビットの反転レベル、／ＤＢ
0 から／ＤＢ15がゲート３３１およびＡＮＤゲート３３
２に同時に入力され、１６ビットが全て１であるかまた
は０であるかの検出を行う。ゲート３３１および３３２
の出力はＥＸＮＯＲゲート３３３に入力される。次にＥ
ＸＮＯＲゲート３３３の出力はＡＮＤゲート３３４に入
力され、可能化パルス信号ＤＢＥＮとのＡＮＤ論理演算
が実施される。上述のゲート３３１から３３４を通し
て、ワードのデータビットが全て１または０で無い場合
は、ＡＮＤゲート３３４の出力端子にパルス信号Ａ０１
が生成される。／ＤＢ0 から／ＤＢ15もまたＮＯＲゲー
ト３３５に入力される。ＡＮＤゲート３３６は、ＮＯＲ
ゲート３３５出力、／ＦＤＢの反転レベル信号、および
パルス信号ＤＢＥＮとのＡＮＤ演算を実行し、／ＤＢ0
から／ＤＢ15が全て低レベルで／ＦＤＢが高レベルの条
件、すなわちフィードバックビットが０でワードのデー
タビットが全て１の条件下で正のパルス信号Ｃ０１を生
成する。ＡＮＤ論理ゲート３３７は、ＦＤＢレベル信号
と、ＡＮＤゲート３３２出力、それにパルス信号ＤＢＥ
ＮとのＡＮＤ演算を実行し、／ＤＢ0 から／ＤＢ15が全
て高レベル信号で／ＦＤＢが低レベルの条件、すなわち
フィードバックビットが１でワードのデータビットが全
て０の条件下で正のパルス信号Ｃ１０を生成する。最後
にＯＲゲート３３８はゲート３３４および３３６からの
出力に対してＯＲ論理演算を実行し、ワード内にひとつ
またはいくつかのラン開始ビットが存在するときに正の
パルス信号ＳＴＷＲ１を出力する。ＯＲゲート３３９は
ゲート３３４および３３７からの出力に対してＯＲ論理
演算を実行し、ワード内にひとつまたはいくつかのラン
終了ビットが存在するときに正のパルス信号ＳＴＷＲ２
を出力する。パルス信号ＳＴＷＲ１およびＳＴＷＲ２は
それぞれ、ラン開始アドレス発生器３１およびラン終了
アドレス発生器３２を活性化するための制御信号であ
る。さきに述べた五つのパルス信号を生成するための論
理式およびそれらの真理値表を以下に示す：
【００３５】
【数３】
【数４】CO1= /FDB*DB0 * DB1 * …* DB15 *DBEN
(4)
(4)
【数５】C10=/FDB*/DB0 */DB1 * …*/DB15 *DBEN
(5)
(5)
【数６】STWR1=AO1+C01 (6)
【数７】STWR2=A01+C10 (7)
【００３６】
【外１】
【００３７】
【表４】 ─────────────────────────────────── FDB DB 0からDB15 A01 CO1 C10 STWR1 STWR2 ─────────────────────────────────── 0 全てが１または０では無い 1 0 0 1 1 1 全てが１または０では無い 1 0 0 1 1 0 全て０ 0 0 0 0 0 0 全て１ 0 1 0 1 0 1 全て０ 0 0 1 0 1 1 全て１ 0 0 0 0 0 ───────────────────────────────────
【００３８】上記の真理値表に示すように、ＦＤＢおよ
びＤＢ0 からＤＢ15がすべて１またはすべて０の時、す
なわちＦＤＢおよびワードの中にラン開始ビットもラン
終了ビットも共に無い場合は、ラン検出器３３はパルス
信号ＡＡをＣＰＵに送信し、ＣＰＵが処理を続行するた
めに後続のワードの画像データをロード出来るようにす
る。そのパルス信号を生成する論理式は以下の通りであ
る：
びＤＢ0 からＤＢ15がすべて１またはすべて０の時、す
なわちＦＤＢおよびワードの中にラン開始ビットもラン
終了ビットも共に無い場合は、ラン検出器３３はパルス
信号ＡＡをＣＰＵに送信し、ＣＰＵが処理を続行するた
めに後続のワードの画像データをロード出来るようにす
る。そのパルス信号を生成する論理式は以下の通りであ
る：
【００３９】
【数８】 AA=(/FDB*/DB0 */DB1 * …*/DB15*DBEN)+(FDB*DB0 *DB1 * … *DB15 *DBEN) (8)
【００４０】論理ゲート３４０，３４１および３４２は
制御信号ＡＡを生成するために具備されている。
制御信号ＡＡを生成するために具備されている。
【００４１】次に図５のラン開始レベル発生器３１１を
参照する。ここで反転ラン開始レベル／ＳＴ0 から／Ｓ
Ｔ15は／ＦＤＢ，／ＤＢ0 から／ＤＢ15に基づいて並列
に生成される。この発生器３１１はパルス信号ＳＴＷＲ
１で活性化される論理回路であって、１６段で構成され
ている、その各々はＥＸＯＲゲート５１、ＮＡＮＤゲー
ト５２およびＤ型フリップフロップ５３を含む。ビット
ＤＢn-1 はＥＸＯＲゲート５１（ｎ）に後続のビットＤ
Ｂn と一緒に入力される。このＥＸＯＲゲート５１
（ｎ）をＮＡＮＤゲート５２（ｎ）に対して再びＤＢn
および可能化パルス信号ＳＴＷＲ１と共に接続すること
により、ＤＢn-1 が０そしてＤＢn が１の時に出力端子
５２（ｎ）に負のパルスが出力される；その他の場合は
出力端子５２（ｎ）は高レベル信号を出力する。ＳＴＷ
Ｒ１の遅れ反転パルス信号である、／ＳＴＷＲ１によっ
てＤ型フリップフロップ５３（ｎ）は５２（ｎ）から負
のパルス信号をラッチして低レベル信号を出力し、５２
（ｎ）からの高レベル信号では出力を保持する。従って
反転ラン開始レベル、ＳＴn （０≦ｎ≦１５）が５３
（ｎ）の出力端子に出力される。この論理回路の論理式
は先の式(1) と等価であって次のように表わされる：
参照する。ここで反転ラン開始レベル／ＳＴ0 から／Ｓ
Ｔ15は／ＦＤＢ，／ＤＢ0 から／ＤＢ15に基づいて並列
に生成される。この発生器３１１はパルス信号ＳＴＷＲ
１で活性化される論理回路であって、１６段で構成され
ている、その各々はＥＸＯＲゲート５１、ＮＡＮＤゲー
ト５２およびＤ型フリップフロップ５３を含む。ビット
ＤＢn-1 はＥＸＯＲゲート５１（ｎ）に後続のビットＤ
Ｂn と一緒に入力される。このＥＸＯＲゲート５１
（ｎ）をＮＡＮＤゲート５２（ｎ）に対して再びＤＢn
および可能化パルス信号ＳＴＷＲ１と共に接続すること
により、ＤＢn-1 が０そしてＤＢn が１の時に出力端子
５２（ｎ）に負のパルスが出力される；その他の場合は
出力端子５２（ｎ）は高レベル信号を出力する。ＳＴＷ
Ｒ１の遅れ反転パルス信号である、／ＳＴＷＲ１によっ
てＤ型フリップフロップ５３（ｎ）は５２（ｎ）から負
のパルス信号をラッチして低レベル信号を出力し、５２
（ｎ）からの高レベル信号では出力を保持する。従って
反転ラン開始レベル、ＳＴn （０≦ｎ≦１５）が５３
（ｎ）の出力端子に出力される。この論理回路の論理式
は先の式(1) と等価であって次のように表わされる：
【００４２】
【数９】
【００４３】
【外２】
【００４４】ラン終了レベル発生器３２１もまた論理回
路であって、ビットＤＢn-1 はまた後続ビットＤＢn と
共にＥＸＯＲゲートに入力されるが、ここではＥＸＯＲ
ゲートはＮＡＮＤゲートに対してラン開始レベル発生器
３１１の場合のようにＤＢn と共にでは無くＤＢn-1 と
一緒に接続されている。この論理回路３２１はラン検出
器３３からのパルス信号ＳＴＷＲ２によって活性化さ
れ、反転ラン終了レベル信号／ＥＮn を出力する。従っ
てこの発生器３２１で実行される論理式は以下のように
表わされる：
路であって、ビットＤＢn-1 はまた後続ビットＤＢn と
共にＥＸＯＲゲートに入力されるが、ここではＥＸＯＲ
ゲートはＮＡＮＤゲートに対してラン開始レベル発生器
３１１の場合のようにＤＢn と共にでは無くＤＢn-1 と
一緒に接続されている。この論理回路３２１はラン検出
器３３からのパルス信号ＳＴＷＲ２によって活性化さ
れ、反転ラン終了レベル信号／ＥＮn を出力する。従っ
てこの発生器３２１で実行される論理式は以下のように
表わされる：
【００４５】
【数１０】
【００４６】これは先の式(2) と等価な式である。
【００４７】反転ラン開始レベル、／ＳＴ0 から／ＳＴ
15は次に図６に示されるように、トラップ回路３１２に
転送される。このトラップ回路３１２は１６段で構成さ
れており、その各々はパルス発生用のＮＡＮＤゲート６
１、Ｄ型フリップフロップ６７および、ＮＡＮＤゲート
６３，６４と反転器６２とで構成されたパルス処理回路
とを含んでいるが、第一段は例外的にＮＡＮＤゲートの
代わりに反転器６１（０）を使用し、最終段はＮＡＮＤ
ゲート６４無しである。連続する全ての二つの段は第
（ｎ−１）段内の二つのＮＡＮＤゲート６３（ｎ−
１）、６４（ｎ−１）の出力端子を、第（ｎ）段のＮＡ
ＮＤゲート６１に接続することに依って連結されてい
る。
15は次に図６に示されるように、トラップ回路３１２に
転送される。このトラップ回路３１２は１６段で構成さ
れており、その各々はパルス発生用のＮＡＮＤゲート６
１、Ｄ型フリップフロップ６７および、ＮＡＮＤゲート
６３，６４と反転器６２とで構成されたパルス処理回路
とを含んでいるが、第一段は例外的にＮＡＮＤゲートの
代わりに反転器６１（０）を使用し、最終段はＮＡＮＤ
ゲート６４無しである。連続する全ての二つの段は第
（ｎ−１）段内の二つのＮＡＮＤゲート６３（ｎ−
１）、６４（ｎ−１）の出力端子を、第（ｎ）段のＮＡ
ＮＤゲート６１に接続することに依って連結されてい
る。
【００４８】ＥＲＡレベル信号はこの回路３１２の可能
化信号であり、／ＤＴＷは／ＳＴＷＲ１を遅らせた信号
である。この負パルス信号／ＤＴＷは正の信号（Ｓ0 ）
を得るために反転器６１（０）で反転されている。Ｓ0
はパルス処理回路のＮＡＮＤゲート６３（０）および６
４（０）に転送される。／ＳＴ0 レベル信号は６４
（０）へ送られるのと同時に、反転器６２（０）を通し
て６３（０）にも送られる。もしもＳＴ0 が低レベル信
号、すなわちこれはラン開始ビットに対応する、の場合
は６３（０）の出力は負パルス／ＤＷ0 となり、６４
（０）の出力は高レベル信号を維持するであろう。この
反対にもしも／ＳＴ0 が高レベル信号の場合は６３
（０）の出力端子には依然高レベル信号が存在し、６４
（０）の出力端子には負パルスが出力される。６３
（０）および６４（０）の出力端子は次段のＮＡＮＤゲ
ート６１（１）に接続される。ふたつのＮＡＮＤゲート
６３（０）および６４（０）からＮＡＮＤゲート６１
（１）には必ずひとつ、唯ひとつの負パルスが送られる
ので、６１（１）の出力端子には正パルスＳ1 が発生さ
れなければならない。Ｓ1 パルス信号はＳ0 が、二つの
段の間の特別な内部接続のパルス伝送経路の為に遅らさ
れた信号であって、Ｓ1 は／ＤＷ1 の出力を決定するた
めに６１（１），６３（１）および６４（１）で構成さ
れたパルス処理回路を活性化し続ける。
化信号であり、／ＤＴＷは／ＳＴＷＲ１を遅らせた信号
である。この負パルス信号／ＤＴＷは正の信号（Ｓ0 ）
を得るために反転器６１（０）で反転されている。Ｓ0
はパルス処理回路のＮＡＮＤゲート６３（０）および６
４（０）に転送される。／ＳＴ0 レベル信号は６４
（０）へ送られるのと同時に、反転器６２（０）を通し
て６３（０）にも送られる。もしもＳＴ0 が低レベル信
号、すなわちこれはラン開始ビットに対応する、の場合
は６３（０）の出力は負パルス／ＤＷ0 となり、６４
（０）の出力は高レベル信号を維持するであろう。この
反対にもしも／ＳＴ0 が高レベル信号の場合は６３
（０）の出力端子には依然高レベル信号が存在し、６４
（０）の出力端子には負パルスが出力される。６３
（０）および６４（０）の出力端子は次段のＮＡＮＤゲ
ート６１（１）に接続される。ふたつのＮＡＮＤゲート
６３（０）および６４（０）からＮＡＮＤゲート６１
（１）には必ずひとつ、唯ひとつの負パルスが送られる
ので、６１（１）の出力端子には正パルスＳ1 が発生さ
れなければならない。Ｓ1 パルス信号はＳ0 が、二つの
段の間の特別な内部接続のパルス伝送経路の為に遅らさ
れた信号であって、Ｓ1 は／ＤＷ1 の出力を決定するた
めに６１（１），６３（１）および６４（１）で構成さ
れたパルス処理回路を活性化し続ける。
【００４９】一般的に言って、トラップ回路３１２の第
ｎ番段内の６１（ｎ）ＮＡＮＤゲートは、前段のパルス
処理回路からの出力を受信し正パルスＳn を生成する。
Ｓn パルス信号は次に反転器６２（ｎ）を通してＮＡＮ
Ｄゲート６３（ｎ）に送られると同時に、ＮＡＮＤゲー
ト６４（ｎ）にも送られる。ラン開始レベル発生器３１
１からの、この／ＳＴn レベル信号は６３（ｎ）および
６４（ｎ）の出力を決定する。もしも／ＳＴn がラン開
始ビットに対応するときは、出力端子６３（ｎ）に負パ
ルス信号／ＤＷn が出力される；その他の場合は、６３
（ｎ）の出力は高レベルを維持する。ひとつの段からそ
の後続段へのパルス伝送路はデータフロー・ハードウェ
ア構造を形成して、並列のラン開始レベル入力がワード
内のラン開始ビットの位置に対応するパルスに変換され
る。論理回路に組み込まれているデータフロー構造は本
発明の特徴である。トラップ回路３１２の各々の段はＤ
型フリップフロップ６７（ｎ）を含み、これは６３
（ｎ）の出力に接続されている。／ＴＣＫクロック信号
と、Ｓ0 からＳ15までの遅れ反転パルス信号のＯＲ加算
値とによって、６７（ｎ）の／Ｑ端子は１６段で構成さ
れるＤＰn信号を出力できる。もしも／ＳＴn が低レベ
ル信号で、ラン開始ビットに対応する場合はＤＰ n の第
ｎ番目の状態は１でその他の状態は全て０である。もし
も／ＳＴn が高レベル信号の場合は、ＤＰn の１６個の
状態は全て０である。このようにしてトラップ回路３１
２はラン開始レベル入力を、各々がひとつのワード内の
ラン開始ビットの位置を示すトラップされたラン開始ワ
ード位置パルスに、並列に変換する。
ｎ番段内の６１（ｎ）ＮＡＮＤゲートは、前段のパルス
処理回路からの出力を受信し正パルスＳn を生成する。
Ｓn パルス信号は次に反転器６２（ｎ）を通してＮＡＮ
Ｄゲート６３（ｎ）に送られると同時に、ＮＡＮＤゲー
ト６４（ｎ）にも送られる。ラン開始レベル発生器３１
１からの、この／ＳＴn レベル信号は６３（ｎ）および
６４（ｎ）の出力を決定する。もしも／ＳＴn がラン開
始ビットに対応するときは、出力端子６３（ｎ）に負パ
ルス信号／ＤＷn が出力される；その他の場合は、６３
（ｎ）の出力は高レベルを維持する。ひとつの段からそ
の後続段へのパルス伝送路はデータフロー・ハードウェ
ア構造を形成して、並列のラン開始レベル入力がワード
内のラン開始ビットの位置に対応するパルスに変換され
る。論理回路に組み込まれているデータフロー構造は本
発明の特徴である。トラップ回路３１２の各々の段はＤ
型フリップフロップ６７（ｎ）を含み、これは６３
（ｎ）の出力に接続されている。／ＴＣＫクロック信号
と、Ｓ0 からＳ15までの遅れ反転パルス信号のＯＲ加算
値とによって、６７（ｎ）の／Ｑ端子は１６段で構成さ
れるＤＰn信号を出力できる。もしも／ＳＴn が低レベ
ル信号で、ラン開始ビットに対応する場合はＤＰ n の第
ｎ番目の状態は１でその他の状態は全て０である。もし
も／ＳＴn が高レベル信号の場合は、ＤＰn の１６個の
状態は全て０である。このようにしてトラップ回路３１
２はラン開始レベル入力を、各々がひとつのワード内の
ラン開始ビットの位置を示すトラップされたラン開始ワ
ード位置パルスに、並列に変換する。
【００５０】トラップ回路３１２からの出力信号であ
る、ＤＰ0 からＤＰ15は次に１６−４符号化器３１４に
送られ、ここではＤＰ0からＤＰ15を一連の１６進符
号、ラン開始ワードアドレスに符号化し、おのおのはＰ
Ａ0 からＰＡ3 と表現され、ワード内のラン開始ビット
位置を示している。符号化器３１４で使用されているク
ロック信号、／ＷＰＡは／ＴＣＫクロック信号を遅らせ
たものである。
る、ＤＰ0 からＤＰ15は次に１６−４符号化器３１４に
送られ、ここではＤＰ0からＤＰ15を一連の１６進符
号、ラン開始ワードアドレスに符号化し、おのおのはＰ
Ａ0 からＰＡ3 と表現され、ワード内のラン開始ビット
位置を示している。符号化器３１４で使用されているク
ロック信号、／ＷＰＡは／ＴＣＫクロック信号を遅らせ
たものである。
【００５１】同時に、ＤＰ0 からＤＰ15は、シリアル接
続された１６個のＤ型フリップフロップを含んだリップ
ル計数器３１７にも送られ、ここでひとつのワードのラ
ン数が導き出される。リップル計数器３１７は２16まで
の数を取り扱うことが出来て、これは画像データのひと
つの列内の全てのラン個数を累積し、この切り替わり数
パラメータをＣＰＵに伝送し、更に別の画像処理に役立
てる。
続された１６個のＤ型フリップフロップを含んだリップ
ル計数器３１７にも送られ、ここでひとつのワードのラ
ン数が導き出される。リップル計数器３１７は２16まで
の数を取り扱うことが出来て、これは画像データのひと
つの列内の全てのラン個数を累積し、この切り替わり数
パラメータをＣＰＵに伝送し、更に別の画像処理に役立
てる。
【００５２】図７は１６ビットポインタ３４を示してお
り、これもまた２16までの数を取り扱うことが出来る。
これは二つのＤ型フリップフロップ７１，７２とひとつ
の加算器７３とで構成されている。ＡＨ0 からＡＨ3 は
低レベルを表わす接地状態にあり、ＡＨ4 は高レベルを
表わすＶcc電圧に接続されているのでＡＨ0 からＡＨ 4
で数の１６を表わしている。画像データの一列内の処理
中ワードのワード開始アドレスは１６ビット、ＳＵＭ0
からＳＵＭ15で表現され、Ｄ型フリップフロップ７２に
送られる。ふたつのフリップフロップ７１および７２は
／Ｗ１６信号で制御される。フリップフロップ７２はＢ
0 からＢ15を、またフリップフロップ７１はＡ0 からＡ
4 を制御パルス信号／Ｗ１６によって加算器７３に出力
し、Ａ5 からＡ15は接地状態にあってＡ0 からＡ15が全
体で数値１６を表わすようにしている。加算器７３内で
加算された後、１６ビットのＳＵＭ0 からＳＵＭ15は画
像データの列内の後続ワードのワード開始アドレスを表
わすように更新され、ラン検出器３３が処理中ワード内
にラン開始ビットも、ラン終了ビットと共に存在しない
ことを検出した場合、またはワード内で全てが黒色のラ
ンの、ラン開始列アドレスおよびラン終了列アドレスが
全て生成されたという条件の元で、／Ｗ１６は生成され
る。／Ｗ１６を生成する論理式は次のように示される：
り、これもまた２16までの数を取り扱うことが出来る。
これは二つのＤ型フリップフロップ７１，７２とひとつ
の加算器７３とで構成されている。ＡＨ0 からＡＨ3 は
低レベルを表わす接地状態にあり、ＡＨ4 は高レベルを
表わすＶcc電圧に接続されているのでＡＨ0 からＡＨ 4
で数の１６を表わしている。画像データの一列内の処理
中ワードのワード開始アドレスは１６ビット、ＳＵＭ0
からＳＵＭ15で表現され、Ｄ型フリップフロップ７２に
送られる。ふたつのフリップフロップ７１および７２は
／Ｗ１６信号で制御される。フリップフロップ７２はＢ
0 からＢ15を、またフリップフロップ７１はＡ0 からＡ
4 を制御パルス信号／Ｗ１６によって加算器７３に出力
し、Ａ5 からＡ15は接地状態にあってＡ0 からＡ15が全
体で数値１６を表わすようにしている。加算器７３内で
加算された後、１６ビットのＳＵＭ0 からＳＵＭ15は画
像データの列内の後続ワードのワード開始アドレスを表
わすように更新され、ラン検出器３３が処理中ワード内
にラン開始ビットも、ラン終了ビットと共に存在しない
ことを検出した場合、またはワード内で全てが黒色のラ
ンの、ラン開始列アドレスおよびラン終了列アドレスが
全て生成されたという条件の元で、／Ｗ１６は生成され
る。／Ｗ１６を生成する論理式は次のように示される：
【００５３】
【数１１】/W16:/AA*/ASW*/ASW'
【００５４】ここで／ＡＳＷは負パルス信号で、ワード
内の最終ラン開始ビットのラン開始列アドレスが導き出
されたときに生成される。／ＡＳＷ信号は／ＷＰＡの最
終クロック信号の遅れから導き出される。同様に／ＡＳ
Ｗ’信号はパルス信号で、ワード内の最終ラン終了ビッ
トのラン終了列アドレスが導き出されたときに生成され
る。パルス信号／Ｗ１６もまたＣＰＵに対して後続ワー
ドの画像データをロードするように伝える信号であり、
また後続ワードでＤ型フリップフロップを通して検出さ
れる為に、処理中ワードの最終ビットをＦＤＢとしてラ
ッチさせるための信号でもある。
内の最終ラン開始ビットのラン開始列アドレスが導き出
されたときに生成される。／ＡＳＷ信号は／ＷＰＡの最
終クロック信号の遅れから導き出される。同様に／ＡＳ
Ｗ’信号はパルス信号で、ワード内の最終ラン終了ビッ
トのラン終了列アドレスが導き出されたときに生成され
る。パルス信号／Ｗ１６もまたＣＰＵに対して後続ワー
ドの画像データをロードするように伝える信号であり、
また後続ワードでＤ型フリップフロップを通して検出さ
れる為に、処理中ワードの最終ビットをＦＤＢとしてラ
ッチさせるための信号でもある。
【００５５】ＳＵＭ0 からＳＵＭ15のビット値は図８に
示されるように加算回路３１６に送られる。加算回路３
１６は加算器８１およびＤ型フリップフロップ８２を含
む。／ＷＰＡクロック信号で制御される、Ｄ型フリップ
フロップ８２は符号化器３１４からラン開始ワードアド
レスをシリアル符号入力ＰＡ0 からＰＡ3 として受け取
り、各々Ｐ0 からＰ3 で表わされるシリアル符号を加算
器８１に出力する。Ｐ 4 からＰ15は全て接地状態であ
る。加算器８１に於て、Ｐ0 からＰ15はワード内のラン
開放ビット位置を示しており、これらには処理中ワード
のワード開始アドレスを示すポインタ３４からのデータ
ＳＵＭ0 からＳＵＭ15が加算される。従って、各々ＡＳ
0 からＡＳ15で示されるワード内の全てのランのラン開
始アドレスが、シリアルに加算器８１の出力端子に導き
出され、また先入れ先だしレジスタ３１８のパイプライ
ンにシリアルに格納される。
示されるように加算回路３１６に送られる。加算回路３
１６は加算器８１およびＤ型フリップフロップ８２を含
む。／ＷＰＡクロック信号で制御される、Ｄ型フリップ
フロップ８２は符号化器３１４からラン開始ワードアド
レスをシリアル符号入力ＰＡ0 からＰＡ3 として受け取
り、各々Ｐ0 からＰ3 で表わされるシリアル符号を加算
器８１に出力する。Ｐ 4 からＰ15は全て接地状態であ
る。加算器８１に於て、Ｐ0 からＰ15はワード内のラン
開放ビット位置を示しており、これらには処理中ワード
のワード開始アドレスを示すポインタ３４からのデータ
ＳＵＭ0 からＳＵＭ15が加算される。従って、各々ＡＳ
0 からＡＳ15で示されるワード内の全てのランのラン開
始アドレスが、シリアルに加算器８１の出力端子に導き
出され、また先入れ先だしレジスタ３１８のパイプライ
ンにシリアルに格納される。
【００５６】先入れ先だしレジスタのパイプラインは画
像データのひとつの列の全てのラン開始アドレスを保持
可能なように設計できる。例えば、Ａ４判サイズの文
書、すなわち２０．７×２９．９（センチ）、では文書
が３００ｄｐｉ（ドット／インチ：１１８ドット／セン
チ）のスキャナでスキャンされたとき画像データのひと
つの列には約２４９０画素が存在する。この条件下では
５１２段を備えたパイプラインレジスタ３１８であれば
画像データの一列内の全てのランのラン開始列アドレス
を保持するのに十分である。もしもパイプラインレジス
タ３１８が満杯になれば、／ＦＦ（満杯フラグ：Ｆｕｌ
ｌ Ｆｌａｇ）信号がＣＰＵに送られ処理される。
像データのひとつの列の全てのラン開始アドレスを保持
可能なように設計できる。例えば、Ａ４判サイズの文
書、すなわち２０．７×２９．９（センチ）、では文書
が３００ｄｐｉ（ドット／インチ：１１８ドット／セン
チ）のスキャナでスキャンされたとき画像データのひと
つの列には約２４９０画素が存在する。この条件下では
５１２段を備えたパイプラインレジスタ３１８であれば
画像データの一列内の全てのランのラン開始列アドレス
を保持するのに十分である。もしもパイプラインレジス
タ３１８が満杯になれば、／ＦＦ（満杯フラグ：Ｆｕｌ
ｌ Ｆｌａｇ）信号がＣＰＵに送られ処理される。
【００５７】ラン終了アドレス発生器３２に関して言え
ば、これはラン終了レベル発生器３２１、トラップ回路
３２２、符号化器３２４、および加算回路３２６および
ＦＩＦＯレジスタ３２８のパイプラインを含み、その動
作原理およびその構造は、アドレス発生器３１の各部に
対応しており、ラン開始アドレスの代わりにラン終了ア
ドレスが処理されている点のみが異なる。
ば、これはラン終了レベル発生器３２１、トラップ回路
３２２、符号化器３２４、および加算回路３２６および
ＦＩＦＯレジスタ３２８のパイプラインを含み、その動
作原理およびその構造は、アドレス発生器３１の各部に
対応しており、ラン開始アドレスの代わりにラン終了ア
ドレスが処理されている点のみが異なる。
【００５８】リップル計数器はトラップ回路３１２から
のトラップされたパルス出力を計数する事により黒色ラ
ンの総数を計数する。トラップされたパルスは提案され
た実施例では黒色ランのラン開始ビットに対応している
ので、ビットがすべてレベル信号に対応する白色ランの
総数を計数する事は出来ない。本発明による並列処理ア
ーキテクチャが白色ランのラン開始およびラン終了アド
レスを処理するものであれば、リップル計数器は従って
白色ランの総数を計数するために使用される。
のトラップされたパルス出力を計数する事により黒色ラ
ンの総数を計数する。トラップされたパルスは提案され
た実施例では黒色ランのラン開始ビットに対応している
ので、ビットがすべてレベル信号に対応する白色ランの
総数を計数する事は出来ない。本発明による並列処理ア
ーキテクチャが白色ランのラン開始およびラン終了アド
レスを処理するものであれば、リップル計数器は従って
白色ランの総数を計数するために使用される。
【００５９】以上、今までランレングス符号を並列処理
し、画像処理装置に於ける画像処理用の切り替わり数パ
ラメータを導出するための方法並びに装置の開示を行っ
た。更に提案された実施例の１６ビットＣＰＵの場合を
詳細に提示したが、これは図示のみを目的としたもので
あって、本発明を制限するものでは無い。本発明の範囲
は添付の特許請求の範囲に提示されている。
し、画像処理装置に於ける画像処理用の切り替わり数パ
ラメータを導出するための方法並びに装置の開示を行っ
た。更に提案された実施例の１６ビットＣＰＵの場合を
詳細に提示したが、これは図示のみを目的としたもので
あって、本発明を制限するものでは無い。本発明の範囲
は添付の特許請求の範囲に提示されている。
【図１】本発明によるランレングス符号の並列処理アー
キテクチャを含む、画像処理装置のブロック図である。
キテクチャを含む、画像処理装置のブロック図である。
【図２】ランレングス符号の並列処理アーキテクチャ実
施例の詳細ブロック図である。
施例の詳細ブロック図である。
【図３】ランレングス符号の並列処理アーキテクチャの
最適の実施態様の一部を構成する複数のＤ型フリップフ
ロップのひとつを図式的に示している。
最適の実施態様の一部を構成する複数のＤ型フリップフ
ロップのひとつを図式的に示している。
【図４】本発明によるランレングス符号の並列処理アー
キテクチャの最適の実施態様の一部を構成するラン検出
器の論理回路図である。
キテクチャの最適の実施態様の一部を構成するラン検出
器の論理回路図である。
【図５】本発明によるランレングス符号の並列処理アー
キテクチャの最適の実施態様の一部を構成するラン開始
レベル生成器の論理回路図である。
キテクチャの最適の実施態様の一部を構成するラン開始
レベル生成器の論理回路図である。
【図６】本発明によるランレングス符号の並列処理アー
キテクチャの最適の実施態様の一部を構成するトラップ
回路の論理回路図である。
キテクチャの最適の実施態様の一部を構成するトラップ
回路の論理回路図である。
【図７】本発明によるランレングス符号の並列処理アー
キテクチャの最適の実施態様の一部を構成するポインタ
３４の論理回路図である。
キテクチャの最適の実施態様の一部を構成するポインタ
３４の論理回路図である。
【図８】本発明によるランレングス符号の並列処理アー
キテクチャの最適の実施態様の一部を構成する加算回路
３１６の論理回路図である。
キテクチャの最適の実施態様の一部を構成する加算回路
３１６の論理回路図である。
１ スキャナ ２ ダイナミックランダムアクセスメモリ ３ 並列ランレングス符号化器アーキテクチャ ４ 中央処理装置 ３０，６７（ｎ），７１，７２，８２ Ｄ型フリップフ
ロップ ３１ ラン開始アドレス発生器 ３２ ラン終了アドレス発生器 ３３ ラン検出器 ３４ ポインタ ７３，８１ 加算器 ３１１ ラン開始レベル発生器 ３１２ トラップ回路
ロップ ３１ ラン開始アドレス発生器 ３２ ラン終了アドレス発生器 ３３ ラン検出器 ３４ ポインタ ７３，８１ 加算器 ３１１ ラン開始レベル発生器 ３１２ トラップ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】同時に、ワード内にひとつまたは複数のラ
ン終了ビットが存在する場合は、ラン検出器３３はラン
終了レベル発生器３２１を活性化するための制御信号を
生成する。ワード内のビットが全て１または０で無い場
合は、ワード内にラン終了ビットが存在するはずであ
る。一方、処理中のワードのビットが全て０でＦＤＢが
１の場合は、フィードバックビットがラン終了ビットで
ある。処理中の実際のワードの最終ビットに関しては変
わる可能性があるので、それがラン終了ビットであるか
否かは後続ワードの先頭データビットと比較するまで判
定できない。
ン終了ビットが存在する場合は、ラン検出器３３はラン
終了レベル発生器３２１を活性化するための制御信号を
生成する。ワード内のビットが全て１または０で無い場
合は、ワード内にラン終了ビットが存在するはずであ
る。一方、処理中のワードのビットが全て０でＦＤＢが
１の場合は、フィードバックビットがラン終了ビットで
ある。処理中の実際のワードの最終ビットに関しては変
わる可能性があるので、それがラン終了ビットであるか
否かは後続ワードの先頭データビットと比較するまで判
定できない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】処理中ワードのビット値とＦＤＢとの間の
関係およびラン開始ビットとラン終了ビットの数は以下
の表に列挙される。
関係およびラン開始ビットとラン終了ビットの数は以下
の表に列挙される。
【表１】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】上記の表より、ＦＤＢおよび処理中ワード
の画像データのビット値が全て０かまたは全て１の場合
はラン開始ビットもラン終了ビットも存在しないことが
判る。その様な条件下では、ラン検出器３３は割り込み
信号を送信してＣＰＵに対して更に処理を継続するため
に後続のワードをロードするように通知し、またポイン
タ３４のワード開始アドレス内容を更新する、これによ
って非常に多くの処理時間がそれ以外の場合よりも節約
できる。割り込み信号が生成されると、処理中ワードの
最終ビットがフィードバックビットとしてラッチされ後
続ワードと共に処理される。
の画像データのビット値が全て０かまたは全て１の場合
はラン開始ビットもラン終了ビットも存在しないことが
判る。その様な条件下では、ラン検出器３３は割り込み
信号を送信してＣＰＵに対して更に処理を継続するため
に後続のワードをロードするように通知し、またポイン
タ３４のワード開始アドレス内容を更新する、これによ
って非常に多くの処理時間がそれ以外の場合よりも節約
できる。割り込み信号が生成されると、処理中ワードの
最終ビットがフィードバックビットとしてラッチされ後
続ワードと共に処理される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】ラン開始アドレス発生器３１の動作原理
は、ラン終了アドレスの代りにラン開始アドレスが処理
されることを除いて、ラン終了アドレス発生器３２と対
応する。
は、ラン終了アドレスの代りにラン開始アドレスが処理
されることを除いて、ラン終了アドレス発生器３２と対
応する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】１６ビットＣＰＵを用いた場合の好適の方
法が、図３から図８に主としてラン開始アドレスを発生
させる手順を参考に示されている。
法が、図３から図８に主としてラン開始アドレスを発生
させる手順を参考に示されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】図４はラン検出器３３の論理回路図であ
る。ＣＰＵ書き込み信号から生成されたパルスである、
ＤＢＥＮはこの回路の可能化制御信号である；そしてフ
ィードバックビット、ＦＤＢは前回処理ワードの最終ビ
ットである。ワードの１６ビットの反転レベル、／ＤＢ
０から／ＤＢ１５がゲート３３１およびＡＮＤゲート３
３２に同時に入力され、１６ビットが全て１であるかま
たは０であるかの検出を行う。ゲート３３１および３３
２の出力はＥＸＮＯＲゲート３３３に入力される。次に
ＥＸＮＯＲゲート３３３の出力はＡＮＤゲート３３４に
入力され、可能化パルス信号ＤＢＥＮとのＡＮＤ論理演
算が実施される。上述のゲート３３１から３３４を通し
て、ワードのデータビットが全て１または０で無い場合
は、ＡＮＤゲート３３４の出力端子にパルス信号Ａ０１
が生成される。／ＤＢ０から／ＤＢ１５もまたＮＯＲゲ
ート３３５に入力される。ＡＮＤゲート３３６は、ＮＯ
Ｒゲート３３５出力、／ＦＤＢの反転レベル信号、およ
びパルス信号ＤＢＥＮとのＡＮＤ演算を実行し、／ＤＢ
０から／ＤＢ１５が全て低レベルで／ＦＤＢが高レベル
の条件、すなわちフィードバックビットが０でワードの
データビットが全て１の条件下で正のパルス信号Ｃ０１
を生成する。ＡＮＤ諭理ゲート３３７は、ＦＤＢレベル
信号と、ＡＮＤゲート３３２出力、それにパルス信号Ｄ
ＢＥＮとのＡＮＤ演算を実行し、／ＤＢ０から／ＤＢ
１５が全て高レベル信号で／ＦＤＢが低レベルの条件、
すなわちフィードバックビットが１でワードのデータビ
ットが全て０の条件下で正のパルス信号Ｃ１０を生成す
る。最後にＯＲゲート３３８はゲート３３４および３３
６からの出力に対してＯＲ論理演算を実行し、ワード内
にひとつまたはいくつかのラン開始ビットが存在すると
きに正のパルス信号ＳＴＷＲ１を出力する。ＯＲゲート
３３９はゲート３３４および３３７からの出力に対して
ＯＲ論理演算を実行し、ワード内にひとつまたはいくつ
かのラン終了ビットが存在するときに正のパルス信号Ｓ
ＴＷＲ２を出力する。パルス信号ＳＴＷＲ１およびＳＴ
ＷＲ２はそれぞれ、ラン開始アドレス発生器３１および
ラン終了アドレス発生器３２を活性化するための制御信
号である。さきに述べた五つのパルス信号を生成するた
めの論理式およびそれらの論理値表を以下に示す：
る。ＣＰＵ書き込み信号から生成されたパルスである、
ＤＢＥＮはこの回路の可能化制御信号である；そしてフ
ィードバックビット、ＦＤＢは前回処理ワードの最終ビ
ットである。ワードの１６ビットの反転レベル、／ＤＢ
０から／ＤＢ１５がゲート３３１およびＡＮＤゲート３
３２に同時に入力され、１６ビットが全て１であるかま
たは０であるかの検出を行う。ゲート３３１および３３
２の出力はＥＸＮＯＲゲート３３３に入力される。次に
ＥＸＮＯＲゲート３３３の出力はＡＮＤゲート３３４に
入力され、可能化パルス信号ＤＢＥＮとのＡＮＤ論理演
算が実施される。上述のゲート３３１から３３４を通し
て、ワードのデータビットが全て１または０で無い場合
は、ＡＮＤゲート３３４の出力端子にパルス信号Ａ０１
が生成される。／ＤＢ０から／ＤＢ１５もまたＮＯＲゲ
ート３３５に入力される。ＡＮＤゲート３３６は、ＮＯ
Ｒゲート３３５出力、／ＦＤＢの反転レベル信号、およ
びパルス信号ＤＢＥＮとのＡＮＤ演算を実行し、／ＤＢ
０から／ＤＢ１５が全て低レベルで／ＦＤＢが高レベル
の条件、すなわちフィードバックビットが０でワードの
データビットが全て１の条件下で正のパルス信号Ｃ０１
を生成する。ＡＮＤ諭理ゲート３３７は、ＦＤＢレベル
信号と、ＡＮＤゲート３３２出力、それにパルス信号Ｄ
ＢＥＮとのＡＮＤ演算を実行し、／ＤＢ０から／ＤＢ
１５が全て高レベル信号で／ＦＤＢが低レベルの条件、
すなわちフィードバックビットが１でワードのデータビ
ットが全て０の条件下で正のパルス信号Ｃ１０を生成す
る。最後にＯＲゲート３３８はゲート３３４および３３
６からの出力に対してＯＲ論理演算を実行し、ワード内
にひとつまたはいくつかのラン開始ビットが存在すると
きに正のパルス信号ＳＴＷＲ１を出力する。ＯＲゲート
３３９はゲート３３４および３３７からの出力に対して
ＯＲ論理演算を実行し、ワード内にひとつまたはいくつ
かのラン終了ビットが存在するときに正のパルス信号Ｓ
ＴＷＲ２を出力する。パルス信号ＳＴＷＲ１およびＳＴ
ＷＲ２はそれぞれ、ラン開始アドレス発生器３１および
ラン終了アドレス発生器３２を活性化するための制御信
号である。さきに述べた五つのパルス信号を生成するた
めの論理式およびそれらの論理値表を以下に示す：
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】上記の論理値表に示すように、ＦＤＢおよ
びＤＢ０からＤＢ１５がすべて１またはすべて０の時、
すなわちＦＤＢおよびワードの中にラン開始ビットもラ
ン終了ビットも共に無い場合は、ラン検出器３３はパル
ス信号ＡＡをＣＰＵに送信し、ＣＰＵが処理を続行する
ために後続のワードの画像データをロード出来るように
する。そのパルス信号を生成する論理式は以下の通りで
ある：
びＤＢ０からＤＢ１５がすべて１またはすべて０の時、
すなわちＦＤＢおよびワードの中にラン開始ビットもラ
ン終了ビットも共に無い場合は、ラン検出器３３はパル
ス信号ＡＡをＣＰＵに送信し、ＣＰＵが処理を続行する
ために後続のワードの画像データをロード出来るように
する。そのパルス信号を生成する論理式は以下の通りで
ある：
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明によるランレングス符号の並列処理アー
キテクチャを含む、画像処理装置のブロック図である。
キテクチャを含む、画像処理装置のブロック図である。
【図２】ランレングス符号の並列処理アーキテクチャ実
施例の詳細ブロック図である。
施例の詳細ブロック図である。
【図３】ランレングス符号の並列処理アーキテクチャの
好適実施態様の一部を構成する複数のＤ型フリップフロ
ップのひとつを図式的に示している。
好適実施態様の一部を構成する複数のＤ型フリップフロ
ップのひとつを図式的に示している。
【図４】本発明によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成するラン検出器
の論理回路図である。
キテクチャの好適実施態様の一部を構成するラン検出器
の論理回路図である。
【図５】本発明によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成するラン開始レ
ベル生成器の論理回路図である。
キテクチャの好適実施態様の一部を構成するラン開始レ
ベル生成器の論理回路図である。
【図６】本発明によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成するトラップ回
路の論理回路図である。
キテクチャの好適実施態様の一部を構成するトラップ回
路の論理回路図である。
【図７】本発明によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成するポインタ３
４の論理回路図である。
キテクチャの好適実施態様の一部を構成するポインタ３
４の論理回路図である。
【図８】本発明によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成する加算回路３
１６の論理回路図である。
キテクチャの好適実施態様の一部を構成する加算回路３
１６の論理回路図である。
【符号の説明】 １ スキャナ ２ ダイナミックランダムアクセスメモリ ３ 並列ランレングス符号化器アーキテクチャ ４ 中央処理装置 ３０，６７（ｎ），７１，７２，８２ Ｄ型フリップフ
ロップ ３１ ラン開始アドレス発生器 ３２ ラン終了アドレス発生器 ３３ ラン検出器 ３４ ポインタ ７３，８１ 加算器 ３１１ ラン開始レベル発生器 ３１２ トラップ回路
ロップ ３１ ラン開始アドレス発生器 ３２ ラン終了アドレス発生器 ３３ ラン検出器 ３４ ポインタ ７３，８１ 加算器 ３１１ ラン開始レベル発生器 ３１２ トラップ回路
Claims (21)
- 【請求項１】 ディジタル化された画像データの一列内
の全てが黒色のランのラン開始列アドレスおよびラン終
了列アドレスを並列に生成するためのランレングス符号
処理方法であって、画像データはＮビット単位のワー
ド、ここでＮはコンピュータの記憶単位に依存した整
数、として入力される前記処理方法に於て： (1) コンピュータの中央処理装置の制御下で、画像デ
ータのひとつの列内の一ワードの全てのビットを入力
し、画像データの列内の前記ワードのワード開始アドレ
スを表示し； (2) 前記ワード内のラン開始ビットの存在およびラン
終了ビットの存在を並列に検出し； (3) 前記ワード内にラン開始ビットの存在を検出する
と、画像データの列内のワードの前記ビットからラン開
始レベルを、各々のラン開始ビットを第一二進数レベル
として、またワード内の各々のその他のビットを第二進
数レベルとして表わすことにより発生し； (4) 前記ワード内にラン終了ビットの存在を検出する
と、画像データの列内のワードの前記ビットからラン終
了レベルを、各々のラン終了ビットを第一二進数レベル
として、またワード内の各々のその他のビットを第二進
数レベルとして表わすことにより発生し；前記ラン開始
レベルと前記ラン終了レベルとは並列に発生され； (5) ラン開始レベルとラン終了レベルとを各々がワー
ド内のラン開始ビットの位置に対応する複数のトラップ
されたラン終了ワード位置パルスと、各々がワード内の
ラン終了ビットの位置に対応する複数のトラップされた
ラン終了ワード位置パルスとに変換し； (6) 各々がワード内でのラン開始ビット位置を表わす
シリアルラン開始ワードアドレス、および各々がワード
内でのラン終了ビット位置を表わすシリアルラン終了ワ
ードアドレスを生成するために、前記複数のトラップさ
れたラン開始ワード位置パルスと前記複数のトラップさ
れたラン終了ワード位置パルスとを並列に符号化し； (7) 前記ラン開始ワードアドレスおよび前記ラン終了
ワードアドレスにそれぞれワード開始アドレスを加算
し、ラン開始列アドレスおよびラン終了列アドレスを生
成し； (8) ラン開始列アドレスおよびラン終了列アドレスを
シリアルに第一および第二記憶装置に格納する、以上の
手順で構成されていることを特徴とする、前記ランレン
グス符号処理方法。 - 【請求項２】 請求項第１項記載のランレングス符号処
理方法に於てさらに、ワード内にラン開始ビットもラン
終了ビットも共に存在しないことが検出されると、さら
に処理を継続させるために中央処理装置に対して後続の
ワードをロードするように通知するための割り込み信号
を発生する手順を含む、前記ランレングス符号処理方
法。 - 【請求項３】 請求項第１項記載のランレングス符号処
理方法に於て更に：別の画像処理用の切り替わり数パラ
メータを導き出す為に、画像データ内で生成されたトラ
ップされたラン開始ワード位置パルスの総数を計数する
手順を含む、前記ランレングス符号処理方法。 - 【請求項４】 請求項第１項記載のランレングス符号処
理方法に於て更に：別の画像処理用の切り替わり数パラ
メータを導き出す為に、画像データ内で生成されたトラ
ップされたラン終了ワード位置パルスの総数を計数する
手順を含む、前記ランレングス符号処理方法。 - 【請求項５】 画像処理装置に於ける、画像データの一
列内の黒色のランのラン開始列アドレスおよびラン終了
列アドレスを並列に生成するための装置であって、画像
データは中央処理装置の制御のもと、Ｎビットワードの
単位でロードされ装置メモリに記憶されており、ここで
Ｎはコンピュータの記憶単位に依存した整数である、前
記装置が：処理中画像データのワードのワード開始アド
レスを指し示すためのポインタと；前記ワードの画像デ
ータビットを受信し、前記ワード内にラン開始ビットの
存在およびラン終了ビットの存在を並列に検出し、ラン
開始ビットの存在を検出したときに第一信号を、またラ
ン終了ビットの存在を検出したときに第二信号を生成
し、前記第一および前記第二信号を同時に生成する、検
出装置と；処理中の前記ワードの前記画像データビット
を受信し、前記第一信号によって活性化されて、前記ワ
ード内の各々のラン開始ビットを第一二進数レベルとし
て、またワード内のその他の各々のビットを第二二進数
レベルとして表わすことで、ラン開始レベルを生成する
ラン開始レベル発生器と；処理中の前記ワードの前記画
像デーダビットを受信し、前記第二信号によって活性化
されて、前記ワード内の各々のラン終了ビットを第一二
進数レベルとして、またワード内のその他の各々のビッ
トを第二二進数レベルとして表わすことで、ラン終了レ
ベルを生成するラン終了レベル発生器と；それぞれ前記
ラン開始レベル発生器と、前記ラン終了レベル発生器と
に接続され、ラン開始レベルとラン終了レベルとを複数
のトラップされたラン開始ワード位置パルスと、複数の
トラップされたラン終了位置パルスとに変換する為の第
一および第二トラップ回路と；それぞれ第一および第二
トラップ回路に接続され、複数のトラップされたラン開
始ワード位置パルスと複数のトラップされたラン終了ワ
ード位置パルスとをシリアルなラン開始ワードアドレス
およびラン終了ワードアドレスとに符号化する、第一お
よび第二符号化器と；それぞれ第一および第二符号化器
に接続され、シリアルラン開始ワードアドレスおよびシ
リアルラン終了ワードアドレスを受信し、また前記ワー
ド開始アドレスを受信するために前記ポインタに接続さ
れた第一および第二加算回路で、前記第一および第二回
路はワード開始アドレスをそれぞれシリアルラン開始ワ
ードアドレスとシリアルラン終了ワードアドレスに加算
し、シリアルラン開始列アドレスおよびシリアルラン終
了列アドレスを生成するための前記第一および第二加算
回路と；それぞれ前記シリアルラン開始列アドレスとシ
リアルラン終了列アドレスとを格納し、前記画像処理装
置内の中央処理装置が更に別の画像処理用にアクセス出
来るように格納するための第一および第二メモリ装置と
で構成されていることを特徴とする、前記装置。 - 【請求項６】 請求項第５項記載の装置に於て、さらに
前記第一トラップ回路に接続され画像データの列内で生
成されたトラップされたラン開始ワード位置パルスを計
数する事に依って、切り替わり数パラメータを導き出す
ためのリップル計数器を含むことを特徴とする、前記装
置。 - 【請求項７】 請求項第５項記載の装置に於て、さらに
前記第二トラップ回路に接続され画像データの列内で生
成されたトラップされたラン終了ワード位置パルスを計
数する事に依って、切り替わり数パラメータを導き出す
ためのリップル計数器を含むことを特徴とする、前記装
置。 - 【請求項８】 請求項第５項記載の装置に於て、前記検
出装置が処理中の前記ワード内にラン開始ビットもラン
終了ビットも共に存在しないことが検出されると、中央
処理装置に対して後続のワードをロードするように通知
するための割り込み信号を発生することを特徴とする前
記装置。 - 【請求項９】 請求項第５項記載の装置に於て、前記ポ
インタが後続ワードの位置を示すために整数Ｎを加算す
ることに依って、ワード開始アドレスを更新することを
特徴とする前記装置。 - 【請求項１０】 請求項第５項記載の装置に於て、各々
の第一および第二トラップ回路がＮ段で構成されデータ
フローハードウェア構造を形成し、各々の段がパルス処
理回路、パルス発生装置およびパルスをトラップするた
めのラッチ回路を含むことを特徴とする、前記装置。 - 【請求項１１】 請求項第５項記載の装置に於て、前記
第一および第二メモリ装置の各々が先入れ先出しレジス
タのパイプラインを含むことを特徴とする前記装置。 - 【請求項１２】 ディジタル化された画像データの一列
内の全てが黒色のランのラン開始列アドレスおよびラン
終了列アドレスを並列に生成するためのランレングス符
号処理方法であって、画像データはワードの単位で中央
処理装置（ＣＰＵ）からロードされる前記処理方法に於
て： (a) 少なくともひとつのワード内の全てが黒色ランのラ
ン開始ビットおよびラン終了ビットを並列に検出し； (b) 検出されたラン開始およびラン終了ビットをそれぞ
れ画像データの列内のラン開始およびラン終了アドレス
に変換し； (c) ラン開始およびラン終了アドレスを先入れ先出しレ
ジスタの二つのパイプラインに格納し； (d) 手順(a) および(b) をＣＰＵの干渉無しに実行し、
手順(c) をＣＰＵが更に別の画像処理を実行する際にＣ
ＰＵがアクセスできるように実行することを特徴とす
る、前記ランレングス符号処理方法。 - 【請求項１３】 請求項第１２項記載の方法に於て、更
に手順(b) の間にディジタル化された画像データ内で情
報が白から黒に変化する回数の総数で、黒色ランの総数
を表わす切り替わり数を得る手順を含むことを特徴とす
る前記ランレングス符号処理方法。 - 【請求項１４】 請求項第１２項記載の方法に於て更
に：直前ビットの値が０でそれ自身の値が１であるラン
開始ビット、および直前ビットの値が１でそれ自身の値
が０であるラン終了ビットが共にひとつのワード内に存
在しない状態を検出し；その状態を検出するとＣＰＵに
対して次のワードの画像データをロードするように通知
する、手順を含むことを特徴とする前記ランレングス符
号処理方法。 - 【請求項１５】 請求項第１４項記載の方法に於て、通
知する手順が割り込みメッセージの生成を含むことを特
徴とする前記ランレングス符号処理方法。 - 【請求項１６】 ディジタル化された画像データの一列
内の全てが黒色のランのラン開始列アドレスおよびラン
終了列アドレスを並列に生成するために有用なランレン
グス符号処理装置であって、画像データは処理されるた
めにワードの単位で中央処理装置（ＣＰＵ）からロード
される前記装置に於て：処理される少なくともひとつの
ワード内の全てが黒色ランのラン開始ビットおよびラン
終了ビットを並列に検出するための装置と；検出された
ラン開始およびラン終了ビットをそれぞれ画像データの
列内のラン開始およびラン終了アドレスに変換するため
の装置と；ラン開始およびラン終了アドレスを先入れ先
出しレジスタの二つのパイプラインに格納するための装
置と；前記検出装置および前記変換装置の実行動作をＣ
ＰＵからの干渉無しに実行するための装置と；ＣＰＵが
更に別の画像処理を実行する際にＣＰＵが前記格納装置
にアクセスできるようにするための装置を含む、前記ラ
ンレングス符号処理装置。 - 【請求項１７】 請求項第１６項記載の装置に於て、更
に前記変換装置の動作に応答して、ディジタル化された
画像データ内で情報が白から黒に変化する回数の総数
で、黒色ランの総数を表わす切り替わり数を得るための
装置を含むことを特徴とする前記装置。 - 【請求項１８】 請求項第１６項記載の装置に於て更
に：直前ビットの値が０でそれ自身の値が１であるラン
開始ビット、および直前ビットの値が１でそれ自身の値
が０であるラン終了ビットが共にひとつのワード内に存
在しない状態を検出するための装置と；その状態を検出
するとＣＰＵに対して次のワードの画像データをロード
するように通知する装置を含むことを特徴とする前記装
置。 - 【請求項１９】 請求項第１８項記載の装置に於て、前
記通知するための装置が割り込みメッセージを生成する
ための装置を含むことを特徴とする前記装置。 - 【請求項２０】 請求項第１７項記載の装置に於て、前
記変換装置がラン開始アドレス発生器とラン終了アドレ
ス発生器とを並列に含み、前記ラン開始アドレス発生器
は直列に、ラン開始レベルを発生するためのラン開始レ
ベル発生器と、前記レベルをトラップするためのラン開
始トラップ回路と、それに前記ラン開始トラップ回路か
らの出力を符号化するための符号化器とを有し、前記ラ
ン終了アドレス発生器は直列に、ラン終了レベルを発生
するためのラン終了レベル発生器と、前記レベルをトラ
ップするためのラン終了トラップ回路と、それに前記ラ
ン終了トラップ回路からの出力を符号化するための符号
化器とを有し、前記獲得するための装置は前記ラン開始
およびラン終了トラップ回路のひとつからの前記出力に
応答して前記切り替わり数を獲得することを特徴とす
る、前記装置。 - 【請求項２１】 請求項第２０項記載の装置に於て、前
記各々の前記ラン開始およびラン終了アドレス発生器
は、それぞれの前記トラップ回路のひとつと、それぞれ
の先入れ先出しレジスタの前記二つのパイプラインのひ
とつとの間に直列に接続されたそれぞれの加算回路を有
し、さらに：画像データの列内で処理されるワードの先
頭ビット位置であるワード開始アドレスを指し示すため
のポインタを有し、前記ラン開始発生器の前記符号化器
は各々がワード内のラン開始ビットの位置を表わすシリ
アルラン開始ワードアドレスを生成し、前記ラン開始ア
ドレス発生器の前記加算回路は前記シリアルラン開始ワ
ードアドレスにポインタからのワード開始アドレスを加
算し、前記ラン終了アドレス発生器の前記加算回路は前
記シリアルラン終了ワードアドレスにポインタからのワ
ード終了アドレスを加算することを特徴とする、前記装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US715819 | 1985-03-25 | ||
| US07/715,819 US5287193A (en) | 1991-04-10 | 1991-06-14 | Parallel processing architecture of run-length codes |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05103215A true JPH05103215A (ja) | 1993-04-23 |
Family
ID=24875618
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1539692A Pending JPH05103215A (ja) | 1991-06-14 | 1992-01-30 | ランレングス符号の並列処理アーキテクチヤ |
| JP1996000338U Expired - Lifetime JP3028122U (ja) | 1991-06-14 | 1996-02-05 | ランレングス符号の並列処理装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1996000338U Expired - Lifetime JP3028122U (ja) | 1991-06-14 | 1996-02-05 | ランレングス符号の並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPH05103215A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573177A (en) * | 1980-06-09 | 1982-01-08 | Fujitsu Ltd | Detecting circuit for pattern change point |
| JPS60147883A (ja) * | 1984-01-13 | 1985-08-03 | Yokogawa Hokushin Electric Corp | 図形の境界検出方法 |
| JPS61173582A (ja) * | 1985-01-29 | 1986-08-05 | Nec Corp | 変化点検出回路 |
| JPS63132575A (ja) * | 1986-11-21 | 1988-06-04 | Sanyo Electric Co Ltd | ２値デ−タの変化点検出回路 |
| JPS63263975A (ja) * | 1987-04-22 | 1988-10-31 | Nec Corp | ラン長検出回路 |
| JPS6419875A (en) * | 1987-07-14 | 1989-01-23 | Nec Corp | Mh encoding circuit |
-
1992
- 1992-01-30 JP JP1539692A patent/JPH05103215A/ja active Pending
-
1996
- 1996-02-05 JP JP1996000338U patent/JP3028122U/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573177A (en) * | 1980-06-09 | 1982-01-08 | Fujitsu Ltd | Detecting circuit for pattern change point |
| JPS60147883A (ja) * | 1984-01-13 | 1985-08-03 | Yokogawa Hokushin Electric Corp | 図形の境界検出方法 |
| JPS61173582A (ja) * | 1985-01-29 | 1986-08-05 | Nec Corp | 変化点検出回路 |
| JPS63132575A (ja) * | 1986-11-21 | 1988-06-04 | Sanyo Electric Co Ltd | ２値デ−タの変化点検出回路 |
| JPS63263975A (ja) * | 1987-04-22 | 1988-10-31 | Nec Corp | ラン長検出回路 |
| JPS6419875A (en) * | 1987-07-14 | 1989-01-23 | Nec Corp | Mh encoding circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3028122U (ja) | 1996-08-30 |
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