JPH05107295A - 集積回路デバイスの試験とその方法 - Google Patents
集積回路デバイスの試験とその方法Info
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- JPH05107295A JPH05107295A JP4094104A JP9410492A JPH05107295A JP H05107295 A JPH05107295 A JP H05107295A JP 4094104 A JP4094104 A JP 4094104A JP 9410492 A JP9410492 A JP 9410492A JP H05107295 A JPH05107295 A JP H05107295A
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- JP
- Japan
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- pin
- signal
- pins
- integrated circuit
- substrate
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
- G01R31/70—Testing of connections between components and printed circuit boards
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31915—In-circuit Testers
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【目的】 集積回路デバイスとパーソナル・コンピュー
タのプレーナ基板のようなプリント回路基板との接続試
験を提供する。 【構成】 本発明は、タイミング・クリティカル機能ピ
ン６０で結合された制御可能な双方向のドライバ／レシ
ーバの使用によってタイミング・クリティカル機能を有
する超大規模集積回路（ＶＬＳＩ）装置の内部回路試験
を可能にする。
タのプレーナ基板のようなプリント回路基板との接続試
験を提供する。 【構成】 本発明は、タイミング・クリティカル機能ピ
ン６０で結合された制御可能な双方向のドライバ／レシ
ーバの使用によってタイミング・クリティカル機能を有
する超大規模集積回路（ＶＬＳＩ）装置の内部回路試験
を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路デバイスに関
し、特に、同デバイスと、パーソナル・コンピュータの
プレーナ基板のようなプリント回路基板デバイスとの接
続試験に関する。本発明は、タイミング・クリティカル
機能ピンに結合された制御可能な双方向のドライバ／レ
シーバによって、タイミング・クリティカル機能を有す
る超大規模集積回路（VLSI:Very Large Scale Integrat
ed）デバイスの内部回路試験を考慮する。
し、特に、同デバイスと、パーソナル・コンピュータの
プレーナ基板のようなプリント回路基板デバイスとの接
続試験に関する。本発明は、タイミング・クリティカル
機能ピンに結合された制御可能な双方向のドライバ／レ
シーバによって、タイミング・クリティカル機能を有す
る超大規模集積回路（VLSI:Very Large Scale Integrat
ed）デバイスの内部回路試験を考慮する。
【０００２】
【従来の技術】市販のパーソナル・コンピュータ、及び
特にＩＢＭパーソナル・コンピュータは、現代社会の多
くの領域にコンピュータの能力を提供し普及させた。パ
ーソナル・コンピュータ・システムは、一般に、卓上
型、床上設置型、又は携帯可能のマイクロ・コンピュー
タとして定義できる。これらのコンピュータ・システム
は、単一のシステム・プロセッサ及び結合されている揮
発性及び不揮発性のメモリ、ディスプレイ・モニタ、キ
ーボード、１つ以上のディスケット駆動機構、固定ディ
スク記憶装置、及びオプションのプリンタを有するシス
テム装置から成る。これらのシステムの特徴の１つは、
電気的に上記の構成部品をまとめて接続するための、マ
ザボード又はシステム・プレーナの使用である。これら
のシステムは、個人のユーザに対し、個々の計算能力を
与えるように主に設計され、個人又は小規模の事業者に
よって購入し易いように安価にされている。このような
パーソナル・コンピュータ・システムの例が、ＩＢＭの
PERSONAL COMPUTER AT及びPERSONAL SYSTEM/2のモデル
２５、３０、Ｌ４０ＳＸ、５０、５５、６５、７０、８
０、９０及び９５である。
特にＩＢＭパーソナル・コンピュータは、現代社会の多
くの領域にコンピュータの能力を提供し普及させた。パ
ーソナル・コンピュータ・システムは、一般に、卓上
型、床上設置型、又は携帯可能のマイクロ・コンピュー
タとして定義できる。これらのコンピュータ・システム
は、単一のシステム・プロセッサ及び結合されている揮
発性及び不揮発性のメモリ、ディスプレイ・モニタ、キ
ーボード、１つ以上のディスケット駆動機構、固定ディ
スク記憶装置、及びオプションのプリンタを有するシス
テム装置から成る。これらのシステムの特徴の１つは、
電気的に上記の構成部品をまとめて接続するための、マ
ザボード又はシステム・プレーナの使用である。これら
のシステムは、個人のユーザに対し、個々の計算能力を
与えるように主に設計され、個人又は小規模の事業者に
よって購入し易いように安価にされている。このような
パーソナル・コンピュータ・システムの例が、ＩＢＭの
PERSONAL COMPUTER AT及びPERSONAL SYSTEM/2のモデル
２５、３０、Ｌ４０ＳＸ、５０、５５、６５、７０、８
０、９０及び９５である。
【０００３】これらのシステムは、２種類の一般のファ
ミリに分類することができる。ファミリ・モデルＩと一
般に呼ばれる第１ファミリは、IBM PERSONAL COMPUTER
AT及び他の"ＩＢＭ機の互換機"のマシンによって例証さ
れるバス・アーキテクチャを用いる。ファミリ・モデル
ＩＩと呼ばれる第２ファミリは、IBM PERSONALSYSTEM/2
のモデル５０〜９５によって例証されるＩＢＭのMICRO
CHANNEL バス・アーキテクチャを用いる。ファミリ・モ
デルＩは、システム・プロセッサとして一般に市販のＩ
ＮＴＥＬ８０８８又は８０８６マイクロプロセッサを使
用している。これらのプロセッサは、１メガバイトのメ
モリにアドレスする能力を有する。ファミリ・モデルＩ
Ｉは、高速のＩＮＴＥＬ８０２８６、８０３８６及び８
０４８６マイクロプロセッサを一般に使用する。これら
のマイクロプロセッサは、低速のＩＮＴＥＬ８０８６マ
イクロプロセッサをエミュレートして実モードで動作さ
せることができ、又はある種のモデルにおいて１メガバ
イトから４ギガバイトにアドレス指定範囲を拡張するプ
ロテクト・モードにすることができる。本質において、
８０２８６、８０３８６及び８０４８６マイクロプロセ
ッサの実モードの特徴は、８０８６及び８０８８マイク
ロプロセッサ用に書かれたソフトウェアと、ハードウェ
アの互換性をもたらしている。
ミリに分類することができる。ファミリ・モデルＩと一
般に呼ばれる第１ファミリは、IBM PERSONAL COMPUTER
AT及び他の"ＩＢＭ機の互換機"のマシンによって例証さ
れるバス・アーキテクチャを用いる。ファミリ・モデル
ＩＩと呼ばれる第２ファミリは、IBM PERSONALSYSTEM/2
のモデル５０〜９５によって例証されるＩＢＭのMICRO
CHANNEL バス・アーキテクチャを用いる。ファミリ・モ
デルＩは、システム・プロセッサとして一般に市販のＩ
ＮＴＥＬ８０８８又は８０８６マイクロプロセッサを使
用している。これらのプロセッサは、１メガバイトのメ
モリにアドレスする能力を有する。ファミリ・モデルＩ
Ｉは、高速のＩＮＴＥＬ８０２８６、８０３８６及び８
０４８６マイクロプロセッサを一般に使用する。これら
のマイクロプロセッサは、低速のＩＮＴＥＬ８０８６マ
イクロプロセッサをエミュレートして実モードで動作さ
せることができ、又はある種のモデルにおいて１メガバ
イトから４ギガバイトにアドレス指定範囲を拡張するプ
ロテクト・モードにすることができる。本質において、
８０２８６、８０３８６及び８０４８６マイクロプロセ
ッサの実モードの特徴は、８０８６及び８０８８マイク
ロプロセッサ用に書かれたソフトウェアと、ハードウェ
アの互換性をもたらしている。
【０００４】前述のようなパーソナル・コンピュータ・
システムは、プリント回路基板上に取付けられたＶＬＳ
Ｉデバイスの使用特性を様々な電子デバイスと共用す
る。実際に、前述のプレーナ基板、及び少くともある種
のマイクロプロセッサは、このような使用特性と合う。
一般に、パーソナル・コンピュータは、このようなコン
ピュータが一般に特徴づけられるマイクロプロセッサに
加えて、多数のＶＬＳＩデバイスを使用する。これら全
てのデバイスにはプリント回路基板の試験に係わる問題
がある。それはプリント回路基板の製造品質が保証さ
れ、製品が正常動作するかという問題である。この試験
で生じる可能性のある特定の製造エラー及び特に厄介な
試験と確認は、はんだ付け不良、すなわち、プリント回
路基板上に取付けられたデバイスに信号を送る伝導経路
と、デバイスの機能をもたらすＶＬＳＩデバイスの回路
素子に信号を送るピンとの間の接続不良である。
システムは、プリント回路基板上に取付けられたＶＬＳ
Ｉデバイスの使用特性を様々な電子デバイスと共用す
る。実際に、前述のプレーナ基板、及び少くともある種
のマイクロプロセッサは、このような使用特性と合う。
一般に、パーソナル・コンピュータは、このようなコン
ピュータが一般に特徴づけられるマイクロプロセッサに
加えて、多数のＶＬＳＩデバイスを使用する。これら全
てのデバイスにはプリント回路基板の試験に係わる問題
がある。それはプリント回路基板の製造品質が保証さ
れ、製品が正常動作するかという問題である。この試験
で生じる可能性のある特定の製造エラー及び特に厄介な
試験と確認は、はんだ付け不良、すなわち、プリント回
路基板上に取付けられたデバイスに信号を送る伝導経路
と、デバイスの機能をもたらすＶＬＳＩデバイスの回路
素子に信号を送るピンとの間の接続不良である。
【０００５】従来技術の試験においては、入出力（すな
わちＩ／Ｏ）マッピングという技術に頼った。従来技術
においては、信号がＶＬＳＩデバイスの一方のピンに印
加され、他方のピンに生じる出力を測定する。例えば、
既知の入力ピンが正しく接続されている場合、既知のピ
ンから既知の出力が発生するようにＩ／Ｏの応答が、"
対応づけられる"と、この試験は、プリント回路基板と
ＶＬＳＩデバイス間の接続を正しく評価する。
わちＩ／Ｏ）マッピングという技術に頼った。従来技術
においては、信号がＶＬＳＩデバイスの一方のピンに印
加され、他方のピンに生じる出力を測定する。例えば、
既知の入力ピンが正しく接続されている場合、既知のピ
ンから既知の出力が発生するようにＩ／Ｏの応答が、"
対応づけられる"と、この試験は、プリント回路基板と
ＶＬＳＩデバイス間の接続を正しく評価する。
【０００６】
【発明が解決しようとする課題】Ｉ／Ｏマッピングが試
験技術として確立している一方で、多くの回路素子を有
するＵＬＳＩデバイスは、デバイスの正常動作に対して
クリティカル・タイミング依存性を有する。このような
タイミング・クリティカル素子と結合されているピン
は、マルチプレクサの非アクセプタビリティ及びこのよ
うな試験を可能にするために必然的に挿入される他の遅
延方式によってＩ／Ｏマッピング試験の有用性が制限さ
れる。
験技術として確立している一方で、多くの回路素子を有
するＵＬＳＩデバイスは、デバイスの正常動作に対して
クリティカル・タイミング依存性を有する。このような
タイミング・クリティカル素子と結合されているピン
は、マルチプレクサの非アクセプタビリティ及びこのよ
うな試験を可能にするために必然的に挿入される他の遅
延方式によってＩ／Ｏマッピング試験の有用性が制限さ
れる。
【０００７】
【課題を解決するための手段】本発明の目的は、プリン
ト回路基板上の伝導経路と、同基板上に取付けられた集
積回路デバイスのタイミング・クリティカル・ピンとの
間に、接続のＩ／Ｏマッピング試験を適応させることに
ある。本発明のこの目的の実現において、集積回路デバ
イスのタイミング・クリティカル・ピン及びこれと結合
する回路素子には、基板とデバイスに試験信号を印加す
ることによって制御可能な双方向のドライバ／レシーバ
が備えさせられている。
ト回路基板上の伝導経路と、同基板上に取付けられた集
積回路デバイスのタイミング・クリティカル・ピンとの
間に、接続のＩ／Ｏマッピング試験を適応させることに
ある。本発明のこの目的の実現において、集積回路デバ
イスのタイミング・クリティカル・ピン及びこれと結合
する回路素子には、基板とデバイスに試験信号を印加す
ることによって制御可能な双方向のドライバ／レシーバ
が備えさせられている。
【０００８】さらに本発明の目的は、Ｉ／Ｏマッピング
によって試験可能なパーソナル・コンピュータ・システ
ムのプリント回路基板、及び特にプレーナ基板を提供す
ることにある。本発明の目的を実現するには、タイミン
グ・クリティカル・ピンと結合する制御可能な双方向の
ドライバ／レシーバを有する集積回路デバイスが、基板
に機能性をもたらすために同基板上に取付けられてい
る。
によって試験可能なパーソナル・コンピュータ・システ
ムのプリント回路基板、及び特にプレーナ基板を提供す
ることにある。本発明の目的を実現するには、タイミン
グ・クリティカル・ピンと結合する制御可能な双方向の
ドライバ／レシーバを有する集積回路デバイスが、基板
に機能性をもたらすために同基板上に取付けられてい
る。
【０００９】さらに本発明の目的は、Ｉ／Ｏマッピング
によってＶＬＳＩデバイスのタイミング・クリティカル
・ピンを試験する方法を提供することにある。本発明の
この目的を実現することによって、このようなデバイス
を組み込む基板の評価が簡単になる。
によってＶＬＳＩデバイスのタイミング・クリティカル
・ピンを試験する方法を提供することにある。本発明の
この目的を実現することによって、このようなデバイス
を組み込む基板の評価が簡単になる。
【００１０】
【実施例】本発明は、以後の文章で、本発明の好ましい
実施例を示す関連図と共にさらに詳細に説明されるが、
説明の冒頭で、本発明の技術に関する専門家は、ここに
述べる内容を指定範囲内で修正できると共に、本発明の
好ましい結果を得られることが理解できる。従って、こ
れ以降の説明は、適切な技術に詳しい専門家に向けられ
た広範囲な教示的開示であって、本発明を制限するもの
ではないことに注意されたい。
実施例を示す関連図と共にさらに詳細に説明されるが、
説明の冒頭で、本発明の技術に関する専門家は、ここに
述べる内容を指定範囲内で修正できると共に、本発明の
好ましい結果を得られることが理解できる。従って、こ
れ以降の説明は、適切な技術に詳しい専門家に向けられ
た広範囲な教示的開示であって、本発明を制限するもの
ではないことに注意されたい。
【００１１】ここで図を参照するに、本発明を具体化す
るマイクロコンピュータが、図１の１０に全体的に示さ
れている。前述したように、コンピュータ１０は、接続
されたモニタ１１、キーボード１２及びプリンタ又はプ
ロッタ１４を有する。図２を参照するに、コンピュータ
１０は、シャーシ１９と一緒に働くカバー１５を有す
る。これらは、デジタル・データを処理して格納する電
気エネルギを受けるデータ処理装置及び記憶装置を囲
み、シールドするボリュームを限定する。少くとも、こ
れらの構成装置の相当な部分は、多層プレーナ２０、す
なわち、マザボード上に取付けられる。マザボードは、
シャーシ１９上に取付けられ、コンピュータ１０の構成
装置を電気的に内部接続する手段を提供する。コンピュ
ータ１０は、上述の装置の他に、例えば、フロッピー・
ディスク駆動装置、種々のダイレクト・アクセス記憶装
置、アクセサリ・カード又は基板及び同様な装置を有す
る。パーソナル・コンピュータ・システム１０、及びこ
れに取付けたプレーナ基板２０と集積回路デバイスは、
本発明が、特定のユーティリティを有し、具体化される
環境として開示される。しかしながら、説明される集積
回路デバイス構造及びその実行は、パーソナル・コンピ
ュータ・システムの限界を越える有用性を持つことを、
説明の冒頭で理解できることに注意されたい。事実、説
明される創意に富む特性は、非常に多種の集積回路デバ
イスから、及び同様に多種なプリント回路基板からユー
ティリティを見つける。
るマイクロコンピュータが、図１の１０に全体的に示さ
れている。前述したように、コンピュータ１０は、接続
されたモニタ１１、キーボード１２及びプリンタ又はプ
ロッタ１４を有する。図２を参照するに、コンピュータ
１０は、シャーシ１９と一緒に働くカバー１５を有す
る。これらは、デジタル・データを処理して格納する電
気エネルギを受けるデータ処理装置及び記憶装置を囲
み、シールドするボリュームを限定する。少くとも、こ
れらの構成装置の相当な部分は、多層プレーナ２０、す
なわち、マザボード上に取付けられる。マザボードは、
シャーシ１９上に取付けられ、コンピュータ１０の構成
装置を電気的に内部接続する手段を提供する。コンピュ
ータ１０は、上述の装置の他に、例えば、フロッピー・
ディスク駆動装置、種々のダイレクト・アクセス記憶装
置、アクセサリ・カード又は基板及び同様な装置を有す
る。パーソナル・コンピュータ・システム１０、及びこ
れに取付けたプレーナ基板２０と集積回路デバイスは、
本発明が、特定のユーティリティを有し、具体化される
環境として開示される。しかしながら、説明される集積
回路デバイス構造及びその実行は、パーソナル・コンピ
ュータ・システムの限界を越える有用性を持つことを、
説明の冒頭で理解できることに注意されたい。事実、説
明される創意に富む特性は、非常に多種の集積回路デバ
イスから、及び同様に多種なプリント回路基板からユー
ティリティを見つける。
【００１２】シャーシ１９は、ベース及び後部パネル
（図２）を有し、磁気又は光ディスクのためのディスク
駆動装置及びテープ・バックアップ駆動装置等のデータ
記憶装置を収納するために少くとも１つのオープン・ベ
イを有する。図２に示される形状で、上部ベイ２２は、
第１サイズ（３．５インチ駆動装置等）の周辺装置を収
納できるようになっている。データを受信、格納、転送
するためのディスケットを挿入することができ、取り外
し可能な媒体直接アクセス記憶装置であって、一般に周
知されているフロッピ・ディスク駆動装置は、上部ベイ
２２に備わる。
（図２）を有し、磁気又は光ディスクのためのディスク
駆動装置及びテープ・バックアップ駆動装置等のデータ
記憶装置を収納するために少くとも１つのオープン・ベ
イを有する。図２に示される形状で、上部ベイ２２は、
第１サイズ（３．５インチ駆動装置等）の周辺装置を収
納できるようになっている。データを受信、格納、転送
するためのディスケットを挿入することができ、取り外
し可能な媒体直接アクセス記憶装置であって、一般に周
知されているフロッピ・ディスク駆動装置は、上部ベイ
２２に備わる。
【００１３】本発明の上述の構造を説明する前に、より
理解できるように、パーソナル・コンピュータ・システ
ム１０の一般的なオペレーションについて概説する。図
３を参照するに、本発明によるシステム１０のようなコ
ンピュータ・システムの様々な構成装置を例示するパー
ソナル・コンピュータ・システムのブロック図が示され
ている。これらには、プレーナ２０に取付けられた構成
装置、及びＩ／Ｏスロットへのプレーナの接続、及びパ
ーソナル・コンピュータ・システムの他のハードウェア
が含まれている。システム・プロセッサ３２がプレーナ
に接続されている。何れの適切なマイクロプロセッサも
ＣＰＵ３２として使用できるが、その１つに市販のＩＮ
ＴＥＬマイクロプロセッサ８０３８６がある。ＣＰＵ３
２は、高速ＣＰＵローカル・バス３４経由でバス・イン
タフェース制御装置３５及びここでは単一インライン・
メモリ・モジュール（SIMM:Single Inline Memory Modu
le）として示されている揮発性のランダム・アクセス・
メモリ（RAM: randomaccess memory)３６及びＣＰＵ３
２への基本入出力オペレーションの命令を格納するＢＩ
ＯＳ ＲＯＭ３８に接続されている。ＢＩＯＳ ＲＯＭ３
８は、Ｉ／Ｏデバイスとマイクロプロセッサ３２のオペ
レーティング・システムとをインタフェースするのに使
用されるＢＩＯＳを有する。ＲＯＭ３８内に格納された
命令は、ＢＩＯＳの実行時間を短縮させるためにＲＡＭ
３６にコピーされる。
理解できるように、パーソナル・コンピュータ・システ
ム１０の一般的なオペレーションについて概説する。図
３を参照するに、本発明によるシステム１０のようなコ
ンピュータ・システムの様々な構成装置を例示するパー
ソナル・コンピュータ・システムのブロック図が示され
ている。これらには、プレーナ２０に取付けられた構成
装置、及びＩ／Ｏスロットへのプレーナの接続、及びパ
ーソナル・コンピュータ・システムの他のハードウェア
が含まれている。システム・プロセッサ３２がプレーナ
に接続されている。何れの適切なマイクロプロセッサも
ＣＰＵ３２として使用できるが、その１つに市販のＩＮ
ＴＥＬマイクロプロセッサ８０３８６がある。ＣＰＵ３
２は、高速ＣＰＵローカル・バス３４経由でバス・イン
タフェース制御装置３５及びここでは単一インライン・
メモリ・モジュール（SIMM:Single Inline Memory Modu
le）として示されている揮発性のランダム・アクセス・
メモリ（RAM: randomaccess memory)３６及びＣＰＵ３
２への基本入出力オペレーションの命令を格納するＢＩ
ＯＳ ＲＯＭ３８に接続されている。ＢＩＯＳ ＲＯＭ３
８は、Ｉ／Ｏデバイスとマイクロプロセッサ３２のオペ
レーティング・システムとをインタフェースするのに使
用されるＢＩＯＳを有する。ＲＯＭ３８内に格納された
命令は、ＢＩＯＳの実行時間を短縮させるためにＲＡＭ
３６にコピーされる。
【００１４】本発明は、図３のシステム・ブロック図に
関して、特に、これ以降において説明するが、本発明に
よる装置及び方法は、他のプレーナ基板のハードウェア
構成でも使用できることが、説明の冒頭で理解できるこ
とに注意されたい。例えば、システム・プロセッサは、
ＩＮＴＥＬ８０２８６又は８０４８６マイクロプロセッ
サでもよい。
関して、特に、これ以降において説明するが、本発明に
よる装置及び方法は、他のプレーナ基板のハードウェア
構成でも使用できることが、説明の冒頭で理解できるこ
とに注意されたい。例えば、システム・プロセッサは、
ＩＮＴＥＬ８０２８６又は８０４８６マイクロプロセッ
サでもよい。
【００１５】ここで図３を参照するに、ＣＰＵローカル
・バス３４（データ、アドレス及び制御構成装置を有す
る）は、又、マイクロプロセッサ３２をマス・コプロセ
ッサ３９及びスモール・コンピュータ・システム・イン
タフェース（SCSI: SmallComputer Systems Interfac
e）コントローラ４０に接続している。ＳＣＳＩコント
ローラ４０は、コンピュータの設計及びオペレーション
の専門家にとって周知であり、読出し専用メモリ（ROM:
Read Only Memory）４１、ＲＡＭ４２、及び図３のに示
されているＩ／Ｏ接続によって効率化された様々な種類
の適切な外部装置と接続、又は接続可能である。ＳＣＳ
Ｉコントローラ４０は、記憶装置コントローラとして機
能し、固定又は取り外し可能な媒体磁気記憶装置（ハー
ドディスク及びフロッピー・ディスク装置としても知ら
れる）や、電気光学、テープ及び他の記憶装置を制御す
るする。
・バス３４（データ、アドレス及び制御構成装置を有す
る）は、又、マイクロプロセッサ３２をマス・コプロセ
ッサ３９及びスモール・コンピュータ・システム・イン
タフェース（SCSI: SmallComputer Systems Interfac
e）コントローラ４０に接続している。ＳＣＳＩコント
ローラ４０は、コンピュータの設計及びオペレーション
の専門家にとって周知であり、読出し専用メモリ（ROM:
Read Only Memory）４１、ＲＡＭ４２、及び図３のに示
されているＩ／Ｏ接続によって効率化された様々な種類
の適切な外部装置と接続、又は接続可能である。ＳＣＳ
Ｉコントローラ４０は、記憶装置コントローラとして機
能し、固定又は取り外し可能な媒体磁気記憶装置（ハー
ドディスク及びフロッピー・ディスク装置としても知ら
れる）や、電気光学、テープ及び他の記憶装置を制御す
るする。
【００１６】バス・インタフェース・コントローラ（BI
C:bus interface controller）３５は、ＣＰＵローカル
・バス３４とＩ／Ｏバス４４とを結合する。Ｉ／Ｏバス
４４によって、ＢＩＣ３５は、オプションの機構バスと
結合する。この機構バスには、Ｉ／Ｏデバイス又はメモ
リ（図示なし）にさらに接続される ＭＩＣＲＯ ＣＨＡ
ＮＮＥＬアダプタ・カード４５を受ける複数のＩ／Ｏス
ロットを有するＭＩＣＲＯ ＣＨＡＮＮＥＬ バスがあ
る。Ｉ／Ｏバス４４は、アドレス、データ及び制御構成
装置を有する。
C:bus interface controller）３５は、ＣＰＵローカル
・バス３４とＩ／Ｏバス４４とを結合する。Ｉ／Ｏバス
４４によって、ＢＩＣ３５は、オプションの機構バスと
結合する。この機構バスには、Ｉ／Ｏデバイス又はメモ
リ（図示なし）にさらに接続される ＭＩＣＲＯ ＣＨＡ
ＮＮＥＬアダプタ・カード４５を受ける複数のＩ／Ｏス
ロットを有するＭＩＣＲＯ ＣＨＡＮＮＥＬ バスがあ
る。Ｉ／Ｏバス４４は、アドレス、データ及び制御構成
装置を有する。
【００１７】Ｉ／Ｏバス４４に結合されているのは、様
々なＩ／Ｏ構成装置である。これらにはグラフィック情
報（４８で示す）及びイメージ情報（４９で示す）を格
納するビデオＲＡＭ（ＶＲＡＭ）と連結するビデオ信号
プロセッサ４６などがある。プロセッサ４６とやりとり
するビデオ信号は、デジタル・アナログ変換器（ＤＡ
Ｃ）５０を経てモニタ又は他のディスプレイ装置に到達
する。又、ＶＳＰ４６を直接、自然のイメージ入出力で
あるビデオ録画／再生、カメラ、その他の形式の装置に
接続する準備がなされている。Ｉ／Ｏバス４４は、ま
た、命令ＲＡＭ５２及びデータＲＡＭ５４と接続するデ
ジタル信号プロセッサ（DSP:Digital SignalProcesso
r）５１に結合される。命令ＲＡＭ５２は、ＤＳＰ５１
の信号処理のソフトウェア命令を格納でき、データＲＡ
Ｍ５４は、このような処理におけるデータを格納でき
る。ＤＳＰ５１は、オーディオ・コントローラ５５を備
えることよってオーディオ入出力を処理でき、及びアナ
ログ・インタフェース・コントローラ５６を備えること
によって他の信号を処理できる。最後に、Ｉ／Ｏバス４
４は、電気的消去可能のプログラム可能読出し専用メモ
リ（EEPROM: ElectricalErasable Programmable Read O
nly Memory）５９と結合し、従来の周辺装置とその入出
力でやりとりする入出力コントローラ５８と結合されて
いる。これらの周辺装置には、フロッピー・ディスク駆
動装置、プリンタ又はプロッタ１４、キーボード１２、
マウス又はポインティング装置（図示なし）、及びシリ
アル・ポート等がある。前述の多くの装置が、集積回路
デバイスの有用な実施例中に見られることがわかる。本
発明の最初に開発されたその１例が、ＢＩＣ３５であ
る。
々なＩ／Ｏ構成装置である。これらにはグラフィック情
報（４８で示す）及びイメージ情報（４９で示す）を格
納するビデオＲＡＭ（ＶＲＡＭ）と連結するビデオ信号
プロセッサ４６などがある。プロセッサ４６とやりとり
するビデオ信号は、デジタル・アナログ変換器（ＤＡ
Ｃ）５０を経てモニタ又は他のディスプレイ装置に到達
する。又、ＶＳＰ４６を直接、自然のイメージ入出力で
あるビデオ録画／再生、カメラ、その他の形式の装置に
接続する準備がなされている。Ｉ／Ｏバス４４は、ま
た、命令ＲＡＭ５２及びデータＲＡＭ５４と接続するデ
ジタル信号プロセッサ（DSP:Digital SignalProcesso
r）５１に結合される。命令ＲＡＭ５２は、ＤＳＰ５１
の信号処理のソフトウェア命令を格納でき、データＲＡ
Ｍ５４は、このような処理におけるデータを格納でき
る。ＤＳＰ５１は、オーディオ・コントローラ５５を備
えることよってオーディオ入出力を処理でき、及びアナ
ログ・インタフェース・コントローラ５６を備えること
によって他の信号を処理できる。最後に、Ｉ／Ｏバス４
４は、電気的消去可能のプログラム可能読出し専用メモ
リ（EEPROM: ElectricalErasable Programmable Read O
nly Memory）５９と結合し、従来の周辺装置とその入出
力でやりとりする入出力コントローラ５８と結合されて
いる。これらの周辺装置には、フロッピー・ディスク駆
動装置、プリンタ又はプロッタ１４、キーボード１２、
マウス又はポインティング装置（図示なし）、及びシリ
アル・ポート等がある。前述の多くの装置が、集積回路
デバイスの有用な実施例中に見られることがわかる。本
発明の最初に開発されたその１例が、ＢＩＣ３５であ
る。
【００１８】前述したようにＶＬＳＩチップの入出力の
内部回路試験は、Ｉ／Ｏマッピングの使用によって補わ
れていた。試験技術としてのＩ／Ｏマッピングは、試験
の高速化、及び製造時の、チップとそのチップが取り付
けられるプリント回路基板（ＰＣＢ）との接触不良を分
離できるように設計される。換言すれば、出力に対する
入力のダイレクト・マッピングは、試験パターンの生
成、及びＰＣＢへの構成装置の取付け後のＶＬＳＩ構成
装置の不良解析を容易にする。このような試験のため
に、何れの特別な備えを設けないで、ＶＬＳＩデバイス
が取り付けられた場合の、その従来の配置が、図４（出
力ピンについて）及び図７（入力ピンについて）で示さ
れている。Ｉ／Ｏマッピング試験技術は、通常、マルチ
プレクサ（又は、ｍｕｘ）をＶＬＳＩデバイスの信号ラ
インに配置し、内部回路試験（ＩＣＴ）信号の制御下に
置く。出力信号を試験するためにｍｕｘが、入力ピンか
ら入力試験信号を入れ、出力ピンから信号を取り出すの
に使用される。入力信号を仕切って出力させ、キャパシ
タンスを加えて信号を遅延させることにより入力が試験
される。このような従来の配置が、図５（出力ピンにつ
いて）及び図８（入力ピンについて）で示されている。
しかしながら、この従来方法の不利な点は、ｍｕｘを挿
入することにより、出力ピンへの既存のデータ経路を通
る信号が遅延され、レシーバ素子の入力ピン側に対して
負荷が加えられることである。その結果、Ｉ／Ｏマッピ
ング試験技術は、信号のタイミングに非クリティカルの
ピンだけに制限させられている。タイミング・クリティ
カル出力及び入力（例えばクロック・ライン）は、この
ように押し付けられた追加の負荷に対して耐えることが
できない。
内部回路試験は、Ｉ／Ｏマッピングの使用によって補わ
れていた。試験技術としてのＩ／Ｏマッピングは、試験
の高速化、及び製造時の、チップとそのチップが取り付
けられるプリント回路基板（ＰＣＢ）との接触不良を分
離できるように設計される。換言すれば、出力に対する
入力のダイレクト・マッピングは、試験パターンの生
成、及びＰＣＢへの構成装置の取付け後のＶＬＳＩ構成
装置の不良解析を容易にする。このような試験のため
に、何れの特別な備えを設けないで、ＶＬＳＩデバイス
が取り付けられた場合の、その従来の配置が、図４（出
力ピンについて）及び図７（入力ピンについて）で示さ
れている。Ｉ／Ｏマッピング試験技術は、通常、マルチ
プレクサ（又は、ｍｕｘ）をＶＬＳＩデバイスの信号ラ
インに配置し、内部回路試験（ＩＣＴ）信号の制御下に
置く。出力信号を試験するためにｍｕｘが、入力ピンか
ら入力試験信号を入れ、出力ピンから信号を取り出すの
に使用される。入力信号を仕切って出力させ、キャパシ
タンスを加えて信号を遅延させることにより入力が試験
される。このような従来の配置が、図５（出力ピンにつ
いて）及び図８（入力ピンについて）で示されている。
しかしながら、この従来方法の不利な点は、ｍｕｘを挿
入することにより、出力ピンへの既存のデータ経路を通
る信号が遅延され、レシーバ素子の入力ピン側に対して
負荷が加えられることである。その結果、Ｉ／Ｏマッピ
ング試験技術は、信号のタイミングに非クリティカルの
ピンだけに制限させられている。タイミング・クリティ
カル出力及び入力（例えばクロック・ライン）は、この
ように押し付けられた追加の負荷に対して耐えることが
できない。
【００１９】前述の追加の負荷の押し付けを避けて、タ
イミング・クリティカル・ピンを試験するために、本発
明は、各々のクリティカル・ピンを双方向のピンとして
設計で考慮している。試験される箇所は、ピンと、デバ
イスが取り付けられている基板との間の電気的接触であ
るので、試験電流の方向は重要ではない。出力信号は、
入力信号として、入力信号は出力信号として、それぞれ
試験されることになる。出力に対する入力信号の多重の
必要性は排除され、そのままレシーバ部分のクリティカ
ル入力にロードする。これに関しては、出力及び入力ク
リティカル・ピンの試験に関連して後述説明する。
イミング・クリティカル・ピンを試験するために、本発
明は、各々のクリティカル・ピンを双方向のピンとして
設計で考慮している。試験される箇所は、ピンと、デバ
イスが取り付けられている基板との間の電気的接触であ
るので、試験電流の方向は重要ではない。出力信号は、
入力信号として、入力信号は出力信号として、それぞれ
試験されることになる。出力に対する入力信号の多重の
必要性は排除され、そのままレシーバ部分のクリティカ
ル入力にロードする。これに関しては、出力及び入力ク
リティカル・ピンの試験に関連して後述説明する。
【００２０】ここで図６を参照すると、非クリティカル
出力ピン６１の試験経路をマッピングすることによって
クリティカル出力ピン６０の試験の本発明の例が示され
ている。本発明では、基板及びデバイスの外側にある内
部回路試験装置は、ドライバをトライステートする制御
信号をピン６０に印加、すなわち、ドライバに高インピ
ーダンスを生じさせ、効果的にデバイス内の機能経路か
らピン６０を切り放す。ピン６０を切り放すことによっ
て、入力としてピン６０に印加された信号は、非クリテ
ィカル出力ピン６１と連結したマルチプレクサに備わっ
たマッピング試験経路を通り、再び、ＩＣＴの制御下で
試験信号を回路基板に取り付けられた両方のピンの接触
を確認して出力ピンに送られる。
出力ピン６１の試験経路をマッピングすることによって
クリティカル出力ピン６０の試験の本発明の例が示され
ている。本発明では、基板及びデバイスの外側にある内
部回路試験装置は、ドライバをトライステートする制御
信号をピン６０に印加、すなわち、ドライバに高インピ
ーダンスを生じさせ、効果的にデバイス内の機能経路か
らピン６０を切り放す。ピン６０を切り放すことによっ
て、入力としてピン６０に印加された信号は、非クリテ
ィカル出力ピン６１と連結したマルチプレクサに備わっ
たマッピング試験経路を通り、再び、ＩＣＴの制御下で
試験信号を回路基板に取り付けられた両方のピンの接触
を確認して出力ピンに送られる。
【００２１】クリティカル入力ピン６２の試験が、図９
に示されている。図９においてＩＣＴ制御は、ドライバ
を信号通過可能とし、ピン６２が、デバイス内でレシー
バから信号を通過させることにより試験の目的のため
に、出力ピンとして機能することを可能にさせる。
に示されている。図９においてＩＣＴ制御は、ドライバ
を信号通過可能とし、ピン６２が、デバイス内でレシー
バから信号を通過させることにより試験の目的のため
に、出力ピンとして機能することを可能にさせる。
【００２２】本発明の好ましい実施例が図面及び本書で
説明され、特定の用語が使用されているが、一般的且つ
記述的意味だけの用語であって記述内容を制限する目的
ではない。
説明され、特定の用語が使用されているが、一般的且つ
記述的意味だけの用語であって記述内容を制限する目的
ではない。
【００２３】
【発明の効果】本発明による試験は、プリント回路基板
とＶＬＳＩデバイスとの接続を正しく評価することがで
きる。
とＶＬＳＩデバイスとの接続を正しく評価することがで
きる。
【図１】本発明を具体化するパーソナル・コンピュータ
の立体図である。
の立体図である。
【図２】シャーシ、カバー及びプレーナ基板を有する図
１のパーソナル・コンピュータ装置の部分立体展開図で
あり及びこれらの装置の関係を示す図である。
１のパーソナル・コンピュータ装置の部分立体展開図で
あり及びこれらの装置の関係を示す図である。
【図３】図１及び図２のパーソナル・コンピュータの一
部分の構成装置を表す系統図である。
部分の構成装置を表す系統図である。
【図４】プリント回路基板上の機能経路と同基板上に取
付けられた集積回路デバイスとの従来技術の接続の第１
形式を示す図である。
付けられた集積回路デバイスとの従来技術の接続の第１
形式を示す図である。
【図５】従来のＩ／Ｏマッピング試験に有用な従来技術
の接続の第２形式を示す、図４と同様な図である。
の接続の第２形式を示す、図４と同様な図である。
【図６】図５の配置によって可能となるＩ／Ｏマッピン
グ試験の本発明による接続の形式を示す図５と同様な図
である。
グ試験の本発明による接続の形式を示す図５と同様な図
である。
【図７】図４に対応する接続の従来形式を表す図であ
る。
る。
【図８】図５に対応する接続の従来形式を表す図であ
る。
る。
【図９】図６に対応する接続の本発明の形式を表す図で
ある。
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス・アントニオ・ヘルナンデス アメリカ合衆国フロリダ州、ボカ・ラト ン、ポスト・オフイス・ボツクス 2103 （番地なし） (72)発明者 エリツク・マデイセン アメリカ合衆国フロリダ州、ボカ・ラト ン、ノースウエスト・セブンス・ストリー ト 800番地 (72)発明者 ジヨナサン・ヘンリー・レイモンド アメリカ合衆国バーモント州、エセツク ス・ジヤンクシヨン、ポスト・オフイス・ ボツクス 5394 （番地なし） (72)発明者 エスマエル・タシヤコリ アメリカ合衆国フロリダ州、デイルレイ・ ビーチ、ナンバー102、サウス・ウエス ト・トウエンテイセカンド・アベニユ 2935番地
Claims (6)
- 【請求項１】パッケージと、 集積回路デバイスと信号のやりとりのために入力及び出
力の経路をもたらすための上記パッケージから伸びてい
る複数のピンと、 上記パッケージ内に収納されたサブストレートと、 信号をやり取りするために上記ピンと及び上記サブスト
レートとに機能的に結合し、互いに確定可能な機能を実
行する複数の接続された回路素子とを有する集積回路デ
バイスであって、 上記複数の回路素子の一部分と、それに対応する上記複
数のピンの一部が、機能的クリティカル・タイミング依
存性を有し、 上記回路素子の上記一部分が、これに対応するピンと上
記一部分の他の素子との間に挿入された双方向のドライ
バ／レシーバ素子を有し、上記ドライバ／レシーバ素子
が、結合するピンを通して一方向に信号を正常な機能で
通過させ及び結合するピンを通して反対方向に信号を通
過させて試験可能にするために、内部回路試験制御信号
によって信号通過可能及び不可能にさせられる集積回路
デバイス。 - 【請求項２】プリント回路基板と、 集積回路デバイスに接続するために上記基板で支えられ
た複数の伝導経路と、 上記集積回路デバイスと上記伝導経路の接続試験を適用
させられる上記基板に取り付けられた集積回路デバイス
とを有するプリント回路デバイスであって、上記集積回
路デバイスが、 パッケージと、 上記伝導経路と信号のやりとりのために入力及び出力の
経路をもたらすための上記パッケージから伸びている複
数のピンと、 上記パッケージ内に収納されたサブストレートと、 信号をやりとりするために上記ピンと及び上記サブスト
レートとに機能的に結合し、互いに確定可能な機能を実
行する複数の接続された回路素子とを有し、 上記複数の回路素子の一部分と、それに対応する上記複
数のピンの一部が、機能的クリティカル・タイミング依
存性を有し、 上記回路素子の上記一部分が、これに対応するピンと上
記一部分の他の素子との間に挿入された双方向のドライ
バ／レシーバ素子を有し、上記ドライバ／レシーバ素子
が、結合するピンを通して一方向に信号を正常な機能で
通過させ及び結合するピンを通して反対方向に信号を通
過させて試験可能にするために、内部回路試験制御信号
を上記伝導経路を通して印加し、信号通過可能及び不可
能にさせられる、 プリント回路デバイス。 - 【請求項３】プレーナ基板と、 複数の集積回路デバイスに接続するために上記基板で支
えられた複数の伝導経路と、 上記集積回路デバイスと上記伝導経路の接続試験を適用
させられる上記基板に取り付けられた集積回路デバイ
ス、とを有するパーソナル・コンピュータであって、上
記集積回路デバイスが、 パッケージと、 上記伝導経路と信号のやりとりのために入力及び出力の
経路をもたらすための上記パッケージから伸びている複
数のピンと、 上記パッケージ内に収納されたサブストレートと、 信号をやりとりするために上記ピンと及び上記サブスト
レートとに機能的に結合し、互いに確定可能な機能を実
行する複数の接続された回路素子とを有し、 上記複数の回路素子の一部分と、それに対応する上記複
数のピンの一部が、機能的クリティカル・タイミング依
存性を有し、 上記回路素子の上記一部分が、これに対応するピンと上
記一部分の他の素子との間に挿入された双方向のドライ
バ／レシーバ素子を有し、上記ドライバ／レシーバ素子
が、結合するピンを通して一方向に信号を正常な機能で
通過させ及び結合するピンを通して反対方向に信号を通
過させて試験可能にするために、内部回路試験制御信号
を上記伝導経路を通して印加し、信号通過可能及び不可
能にさせられるパーソナル・コンピュータ。 - 【請求項４】集積回路デバイスと、同デバイスが取付け
られるプリント回路デバイスとが正しく接続されるかど
うかを試験するために上記集積回路デバイスを準備する
方法であって、 サブストレートを提供するステップと、 確定機能を実行するために互いに機能的に結合された複
数の接続された回路素子を上記サブストレート上に形成
するステップと、 機能的クリティカル・タイミング依存性を有するよう
に、及び上記回路素子の一部分とその一部分の他の素子
との間に挿入される双方向のドライバ／レシーバ素子を
有するように上記複数の回路素子の一部分を形成するス
テップと、ここにおいて、上記ドライバ／レシーバ素子
が、一方向に信号を正常な機能で通過させ及び反対方向
に信号を通過させて試験可能にするために内部回路試験
制御信号によって信号通過可能及び不可能にさせられ、 複数のピン・コネクタを有するパッケージ内に、上記サ
ブストレートと上記回路素子を取り囲むステップと、 一方向へ信号を正常な機能で通過させるために及び反対
方向へ信号を通過させることによって試験を実行させる
ためにピンを対応する回路素子に接続するステップとを
有する集積回路デバイスを準備する方法。 - 【請求項５】プリント回路デバイス上に取付けられた集
積回路デバイスに備わるピンが正しく接続されているか
どうかのためのプリント回路デバイスの試験方法であっ
て、 パッケージと、 上記集積回路デバイスと信号のやりとりのために入力及
び出力の経路をもたらすための上記パッケージから伸び
ている複数のピンと、 上記パッケージ内に収納されたサブストレートと、 信号をやりとりするために上記ピンと及び上記サブスト
レートとに機能的に結合し、互いに確定可能な機能を実
行する複数の接続された回路素子とを有し、 上記複数の回路素子の一部分と、それに対応する上記複
数のピンの一部が、機能的クリティカル・タイミング依
存性を有し、 上記回路素子の上記一部分が、これに対応するピンと上
記一部分の他の素子との間に挿入された双方向のドライ
バ／レシーバ素子を有し、上記ドライバ／レシーバ素子
が、結合するピンを通して一方向に信号を正常な機能で
通過させ及び結合するピンを通して反対方向に信号を通
過させて試験可能にするために、内部回路試験制御信号
を上記ピンを通して印加し、信号通過可能及び不可能に
させられる、集積回路デバイスを提供するステップと、 集積回路デバイスに接続するためにプリント回路基板に
よって支えられた複数の伝導経路を有する上記プリント
回路基板上に集積回路を取付けるステップと、 上記ピンを上記伝導経路に接続するステップと、 ドライバ／レシーバ素子を使用禁止にするために伝導経
路を通して試験制御信号を印加し、及び結合するピンを
通して信号の正常な機能での通過に対して反対方向に、
結合するピンを通して信号を通過させることにより試験
可能とし、ピンと経路間の接続を試験するステップと、 結合するピンを通して信号を正常な機能で通過させるた
めにドライバ／レシーバ素子を使用可能にするための試
験制御信号を除去するステップ、とを有するプリント回
路デバイスの接続試験方法。 - 【請求項６】パーソナル・コンピュータのプレーナ基板
上に取付けられた集積回路デバイスに備わるピンが正し
く接続されているかどうかのためのパーソナル・コンピ
ュータのプレーナ基板の試験方法であって、 パッケージと、 上記集積回路デバイスと信号のやりとりのために入力及
び出力の経路をもたらすための上記パッケージから伸び
ている複数のピンと、 上記パッケージ内に収納されたサブストレートと、 信号をやりとりするために上記ピンと及び上記サブスト
レートとに機能的に結合し、互いに確定可能な機能を実
行する複数の接続された回路素子とを有し、 上記複数の回路素子の一部分と、それに対応する上記複
数のピンの一部が、機能的クリティカル・タイミング依
存性を有し、 上記回路素子の上記一部分が、これに対応するピンと上
記一部分の他の素子との間に挿入された双方向のドライ
バ／レシーバ素子を有し、上記ドライバ／レシーバ素子
が、結合するピンを通して一方向に信号を正常な機能で
通過させ及び結合するピンを通して反対方向に信号を通
過させて試験可能にするために、内部回路試験制御信号
を上記ピンを通して印加し、信号通過可能及び不可能に
させられる集積回路デバイスを提供するステップと、 上記集積回路デバイスに接続するために上記プレーナ基
板によって支えられた複数の伝導経路を有する上記プレ
ーナ基板上に集積回路を取付けるステップと、 上記ピンを上記伝導経路に接続するステップと、 ドライバ／レシーバ素子を使用禁止にするために伝導経
路を通して試験制御信号を印加し、及び結合するピンを
通して信号の正常な機能での通過に対して反対方向に、
結合するピンを通して信号を通過させることにより試験
可能とし、ピンと経路間の接続を試験するステップと、 結合するピンを通して信号を正常な機能で通過させるた
めにドライバ／レシーバ素子を使用可能にするための試
験制御信号を除去するステップとを有するパーソナル・
コンピュータの接続試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71348991A | 1991-06-10 | 1991-06-10 | |
| US713489 | 1991-06-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05107295A true JPH05107295A (ja) | 1993-04-27 |
Family
ID=24866347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094104A Pending JPH05107295A (ja) | 1991-06-10 | 1992-04-14 | 集積回路デバイスの試験とその方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0518550A3 (ja) |
| JP (1) | JPH05107295A (ja) |
| BR (1) | BR9202063A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5732091A (en) * | 1994-11-21 | 1998-03-24 | Texas Instruments Incorporated | Self initializing and correcting shared resource boundary scan with output latching |
| US5715254A (en) * | 1994-11-21 | 1998-02-03 | Texas Instruments Incorporated | Very low overhead shared resource boundary scan design |
| US5715255A (en) * | 1994-11-21 | 1998-02-03 | Texas Instruments Incorporated | Low overhead memory designs for IC terminals |
| US5701307A (en) * | 1994-12-16 | 1997-12-23 | Texas Instruments Incorporated | Low overhead input and output boundary scan cells |
| US5706296A (en) * | 1995-02-28 | 1998-01-06 | Texas Instruments Incorporated | Bi-directional scan design with memory and latching circuitry |
| US5938783A (en) * | 1995-04-28 | 1999-08-17 | Texas Instruments Incorporated | Dual mode memory for IC terminals |
| US5880595A (en) * | 1995-04-28 | 1999-03-09 | Texas Instruments Incorporated | IC having memoried terminals and zero-delay boundary scan |
| US5656953A (en) * | 1995-05-31 | 1997-08-12 | Texas Instruments Incorporated | Low overhead memory designs for IC terminals |
| US6408413B1 (en) | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63195582A (ja) * | 1987-02-06 | 1988-08-12 | Mitsubishi Electric Corp | Ｌｓｉ内部回路のテスト回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703484A (en) * | 1985-12-19 | 1987-10-27 | Harris Corporation | Programmable integrated circuit fault detection apparatus |
-
1992
- 1992-04-14 JP JP4094104A patent/JPH05107295A/ja active Pending
- 1992-05-29 BR BR929202063A patent/BR9202063A/pt not_active Application Discontinuation
- 1992-06-03 EP EP19920305093 patent/EP0518550A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63195582A (ja) * | 1987-02-06 | 1988-08-12 | Mitsubishi Electric Corp | Ｌｓｉ内部回路のテスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0518550A3 (en) | 1994-08-10 |
| BR9202063A (pt) | 1993-02-02 |
| EP0518550A2 (en) | 1992-12-16 |
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