JPH05108308A - 乗算回路 - Google Patents
乗算回路Info
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- JPH05108308A JPH05108308A JP3264871A JP26487191A JPH05108308A JP H05108308 A JPH05108308 A JP H05108308A JP 3264871 A JP3264871 A JP 3264871A JP 26487191 A JP26487191 A JP 26487191A JP H05108308 A JPH05108308 A JP H05108308A
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Abstract
(57)【要約】
【目的】 乗算回路に関し、ハードウェア量を削減する
と共に、乗算回路の動作を高速化することを目的とす
る。 【構成】 変形Ｎ次のブースのアルゴリズムおよび符号
拡張を補正処理によリ避ける方式を用いるディジタル乗
算回路であって、該符号補正のための『１』加算を各部
分積の上位Ｎ桁に対して行った信号を対応する各桁の部
分積ビット信号として生成し、該生成信号を当該桁の他
の部分積ビット信号と加算することにより、各桁の和信
号および桁上げ信号を生成するように構成する。
と共に、乗算回路の動作を高速化することを目的とす
る。 【構成】 変形Ｎ次のブースのアルゴリズムおよび符号
拡張を補正処理によリ避ける方式を用いるディジタル乗
算回路であって、該符号補正のための『１』加算を各部
分積の上位Ｎ桁に対して行った信号を対応する各桁の部
分積ビット信号として生成し、該生成信号を当該桁の他
の部分積ビット信号と加算することにより、各桁の和信
号および桁上げ信号を生成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は乗算回路に関し、特に、
変形Ｎ次ブース(Booth) のアルゴリズムを適用したディ
ジタル並列乗算回路に関する。近年、ハードウェアの増
加を伴うことなく高速動作を可能とする変形Ｎ次ブース
（例えば、変形２次ブース）のアルゴリズムを用いた多
ビットのディジタル並列乗算回路が提供されている。こ
の変形Ｎ次ブースアルゴリズムを適用した乗算回路とし
て、より一層のハードウェア量の削減が可能な符号不拡
張方式が提案されている。しかし、この符号不拡張方式
では、各部分積の加算だけでなく、符号補正のための
『１』加算項が必要とされ、その結果、演算速度が低下
することにもなっている。そこで、より一層ハードウェ
ア量を削減すると共に、乗算回路の動作を高速化するこ
とが要望されている。
変形Ｎ次ブース(Booth) のアルゴリズムを適用したディ
ジタル並列乗算回路に関する。近年、ハードウェアの増
加を伴うことなく高速動作を可能とする変形Ｎ次ブース
（例えば、変形２次ブース）のアルゴリズムを用いた多
ビットのディジタル並列乗算回路が提供されている。こ
の変形Ｎ次ブースアルゴリズムを適用した乗算回路とし
て、より一層のハードウェア量の削減が可能な符号不拡
張方式が提案されている。しかし、この符号不拡張方式
では、各部分積の加算だけでなく、符号補正のための
『１』加算項が必要とされ、その結果、演算速度が低下
することにもなっている。そこで、より一層ハードウェ
ア量を削減すると共に、乗算回路の動作を高速化するこ
とが要望されている。
【０００２】
【従来の技術】従来、多ビットのディジタル並列乗算回
路を構成する場合、高速でハードウェア量の多くない演
算方式として知られる変形２次ブース（Booth)のアルゴ
リズムを用いる場合が多い。図１は変形２次ブースのア
ルゴリズムを用いた符号不拡張方式による関連技術とし
ての８×８ビット乗算の概念図であり、図２は変形２次
ブースのアルゴリズムを説明するための図である。
路を構成する場合、高速でハードウェア量の多くない演
算方式として知られる変形２次ブース（Booth)のアルゴ
リズムを用いる場合が多い。図１は変形２次ブースのア
ルゴリズムを用いた符号不拡張方式による関連技術とし
ての８×８ビット乗算の概念図であり、図２は変形２次
ブースのアルゴリズムを説明するための図である。
【０００３】図２に示されるように、変形２次ブースの
アルゴリズムでは、ｎビット（例えば、８ビット）の被
乗数Ｘおよび乗数Ｙは２の補数表示とされ、式(a) に従
って変形される。ここで、図１における参照符号PD0,PD
1,PD2,PD3,および, 図２におけるPPi ＝(y2i-1＋y2i −
2y2i+1)・X＝ＶPP (i)・X は、それぞれ部分積を示し
ている。
アルゴリズムでは、ｎビット（例えば、８ビット）の被
乗数Ｘおよび乗数Ｙは２の補数表示とされ、式(a) に従
って変形される。ここで、図１における参照符号PD0,PD
1,PD2,PD3,および, 図２におけるPPi ＝(y2i-1＋y2i −
2y2i+1)・X＝ＶPP (i)・X は、それぞれ部分積を示し
ている。
【０００４】図３は変形２次ブースのアルゴリズムに基
づく符号拡張による８×８ビット乗算を説明するための
図であり、また、図４は変形２次ブースのアルゴリズム
に基づく符号不拡張補正による８×８ビット乗算を説明
するための図であり、符号拡張による方法と符号不拡張
補正を行う場合とでは、各部分積の上位桁の表現方法が
異なっている。ここで、被乗数Ｘとして十進表記１３,
また, 乗数Ｙとして十進表記３６の場合が示されてい
る。
づく符号拡張による８×８ビット乗算を説明するための
図であり、また、図４は変形２次ブースのアルゴリズム
に基づく符号不拡張補正による８×８ビット乗算を説明
するための図であり、符号拡張による方法と符号不拡張
補正を行う場合とでは、各部分積の上位桁の表現方法が
異なっている。ここで、被乗数Ｘとして十進表記１３,
また, 乗数Ｙとして十進表記３６の場合が示されてい
る。
【０００５】図３に示されるように、符号拡張を行った
場合には、各部分積PD0,PD1,PD2,PD3 に対して、最上位
ビット（符号ビット）の値を最上位桁まで拡張する必要
があり、該符号拡張部分の生成および加算を行うための
ハードウェア量が増大することになっている。また、図
１および図４に示されるように、符号不拡張補正を行っ
た場合には、各部分積PD0,PD1,PD2,PD3 の他に、補正項
も加算する必要がある。
場合には、各部分積PD0,PD1,PD2,PD3 に対して、最上位
ビット（符号ビット）の値を最上位桁まで拡張する必要
があり、該符号拡張部分の生成および加算を行うための
ハードウェア量が増大することになっている。また、図
１および図４に示されるように、符号不拡張補正を行っ
た場合には、各部分積PD0,PD1,PD2,PD3 の他に、補正項
も加算する必要がある。
【０００６】
【発明が解決しようとする課題】上述したように、図３
に示す符号拡張演算方式では、各部分積PD0,PD1,PD2,PD
3 に対して、符号拡張部分を付加する必要があり、構成
素子数が増大してＬＳＩ化するのに不利である。一方、
図１および図４に示す符号不拡張補正演算方式では、補
正項として最下位の部分積(PD0) の最上位桁より上の桁
で、且つ、部分積の最上位桁のない桁で『１』を加算す
る必要がある。そのため、上位桁での同位桁加算数が通
常より多くなり、同位桁加算に必要な加算回路が多く必
要とされることになる。ここで、同位桁加算数が増える
と、ハードウェア量が増大するだけでなく、遅延時間も
増大することになり、さらに、回路の構成が不規則にな
る等の問題点が生じることにもなる。
に示す符号拡張演算方式では、各部分積PD0,PD1,PD2,PD
3 に対して、符号拡張部分を付加する必要があり、構成
素子数が増大してＬＳＩ化するのに不利である。一方、
図１および図４に示す符号不拡張補正演算方式では、補
正項として最下位の部分積(PD0) の最上位桁より上の桁
で、且つ、部分積の最上位桁のない桁で『１』を加算す
る必要がある。そのため、上位桁での同位桁加算数が通
常より多くなり、同位桁加算に必要な加算回路が多く必
要とされることになる。ここで、同位桁加算数が増える
と、ハードウェア量が増大するだけでなく、遅延時間も
増大することになり、さらに、回路の構成が不規則にな
る等の問題点が生じることにもなる。
【０００７】本発明は、上述した従来の乗算回路が有す
る課題に鑑み、多数個の部分積ビット信号を加算して桁
上げ伝播形加算回路に入力する信号を生成する部分を改
良して符号不拡張補正演算方式における補正項を省略す
ることによって、ハードウェア量を削減すると共に、乗
算回路の動作を高速化することを目的とする。
る課題に鑑み、多数個の部分積ビット信号を加算して桁
上げ伝播形加算回路に入力する信号を生成する部分を改
良して符号不拡張補正演算方式における補正項を省略す
ることによって、ハードウェア量を削減すると共に、乗
算回路の動作を高速化することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、変形Ｎ
次のブースのアルゴリズムおよび符号拡張を補正処理に
よリ避ける方式を用いるディジタル乗算回路であって、
該符号補正のための『１』加算を各部分積の上位Ｎ桁に
対して行った信号を対応する各桁の部分積ビット信号と
して生成し、該生成信号を当該桁の他の部分積ビット信
号と加算することにより、各桁の和信号および桁上げ信
号を生成するようにしたことを特徴とする乗算回路が提
供される。
次のブースのアルゴリズムおよび符号拡張を補正処理に
よリ避ける方式を用いるディジタル乗算回路であって、
該符号補正のための『１』加算を各部分積の上位Ｎ桁に
対して行った信号を対応する各桁の部分積ビット信号と
して生成し、該生成信号を当該桁の他の部分積ビット信
号と加算することにより、各桁の和信号および桁上げ信
号を生成するようにしたことを特徴とする乗算回路が提
供される。
【０００９】
【作用】本発明の乗算回路によれば、変形Ｎ次のブース
のアルゴリズムおよび符号拡張を補正処理によリ避ける
方式（符号不拡張方式）を用いるディジタル乗算回路に
おいて、各部分積の上位Ｎ桁に対して符号補正のための
『１』加算を行った信号を対応する各桁の部分積ビット
信号として生成する。そして、この生成信号を当該桁の
他の部分積ビット信号と加算することにより、各桁の和
信号および桁上げ信号を生成するようになっている。こ
こで、Ｎは２以上の整数である。
のアルゴリズムおよび符号拡張を補正処理によリ避ける
方式（符号不拡張方式）を用いるディジタル乗算回路に
おいて、各部分積の上位Ｎ桁に対して符号補正のための
『１』加算を行った信号を対応する各桁の部分積ビット
信号として生成する。そして、この生成信号を当該桁の
他の部分積ビット信号と加算することにより、各桁の和
信号および桁上げ信号を生成するようになっている。こ
こで、Ｎは２以上の整数である。
【００１０】すなわち、本発明の乗算回路は、特に同位
桁加算数が増大することによる回路の複雑化を避けるた
めに、同位桁を加算する回路に信号を入力する前に、予
め部分的に数桁に渡る加算処理を行ったのと同じになる
ような信号エンコード回路を用意しておき、その回路を
経由した信号を同位桁加算回路へ入力することで、入力
信号の絶対数を減らすようになっている。換言すると、
本発明の乗算回路は、多数個の部分積ビット信号を加算
して桁上げ伝播形加算回路に入力する信号を生成する部
分を改良して符号不拡張補正演算方式における補正項を
省略する。これによって、乗算回路のハードウェア量を
削減すると共に、乗算回路の動作を高速化することがで
きる。
桁加算数が増大することによる回路の複雑化を避けるた
めに、同位桁を加算する回路に信号を入力する前に、予
め部分的に数桁に渡る加算処理を行ったのと同じになる
ような信号エンコード回路を用意しておき、その回路を
経由した信号を同位桁加算回路へ入力することで、入力
信号の絶対数を減らすようになっている。換言すると、
本発明の乗算回路は、多数個の部分積ビット信号を加算
して桁上げ伝播形加算回路に入力する信号を生成する部
分を改良して符号不拡張補正演算方式における補正項を
省略する。これによって、乗算回路のハードウェア量を
削減すると共に、乗算回路の動作を高速化することがで
きる。
【００１１】
【実施例】以下、図面を参照して本発明に係る乗算回路
の実施例を関連技術の乗算回路と比較して説明する。図
５および図６は図１の符号不拡張方式に従って構成した
ワレストリー方式に基づく８×８ビット乗算回路の全体
図を示している。この図５および図６に示す乗算回路に
おける各部分回路ＢＥ, Ｐ,Ｐh は、それぞれ図７〜図
９に示され、各図において、(a) はブロック図を示し,
(b)は回路図を示している。すなわち、図７はブースの
エンコーダ回路ＢＥの一例を示し、図８はブースのセレ
クタ回路（符号部以外）Ｐの一例を示し、図９はブース
のセレクタ回路（符号部）Ｐh の一例を示している。
の実施例を関連技術の乗算回路と比較して説明する。図
５および図６は図１の符号不拡張方式に従って構成した
ワレストリー方式に基づく８×８ビット乗算回路の全体
図を示している。この図５および図６に示す乗算回路に
おける各部分回路ＢＥ, Ｐ,Ｐh は、それぞれ図７〜図
９に示され、各図において、(a) はブロック図を示し,
(b)は回路図を示している。すなわち、図７はブースの
エンコーダ回路ＢＥの一例を示し、図８はブースのセレ
クタ回路（符号部以外）Ｐの一例を示し、図９はブース
のセレクタ回路（符号部）Ｐh の一例を示している。
【００１２】また、図５および図６に示す乗算回路にお
ける各部分回路４Ｗ，３Ｗ',３Ｗ，１Ｗ",５Ｗ，４Ｗ',
３Ｗ",２Ｗ",２Ｗは、それぞれ図１０〜図１５に示され
ている。すなわち、図１０は多入力加算回路ユニット４
Ｗ, ３Ｗ',１Ｗ" の例を示し、図１１は多入力加算回路
ユニット５Ｗ, ４Ｗ' の例を示し、図１２は多入力加算
回路ユニット３Ｗ",２Ｗ" の例を示し、そして、図１３
は多入力加算回路ユニット２Ｗ' の例を示している。さ
らに、図５および図６に示す乗算回路における２入力加
算回路（半加算回路）２Ｗおよび３入力加算回路（１ビ
ット全加算回路）３Ｗは、図１４および図１５に示さ
れ、各図において、(a) はブロック図を示し,(b)は回路
図を示している。
ける各部分回路４Ｗ，３Ｗ',３Ｗ，１Ｗ",５Ｗ，４Ｗ',
３Ｗ",２Ｗ",２Ｗは、それぞれ図１０〜図１５に示され
ている。すなわち、図１０は多入力加算回路ユニット４
Ｗ, ３Ｗ',１Ｗ" の例を示し、図１１は多入力加算回路
ユニット５Ｗ, ４Ｗ' の例を示し、図１２は多入力加算
回路ユニット３Ｗ",２Ｗ" の例を示し、そして、図１３
は多入力加算回路ユニット２Ｗ' の例を示している。さ
らに、図５および図６に示す乗算回路における２入力加
算回路（半加算回路）２Ｗおよび３入力加算回路（１ビ
ット全加算回路）３Ｗは、図１４および図１５に示さ
れ、各図において、(a) はブロック図を示し,(b)は回路
図を示している。
【００１３】図１６は図１の８×８ビット乗算の具体例
を示す図であり、被乗数Ｘとして十進表記１３, また,
乗数Ｙとして十進表記３６の場合を示している。同図に
示されるように、図１の符号不拡張補正を行った場合に
は、各部分積PD0,PD1,PD2,PD3 の他に、符号補正項（補
正項）も加算する必要があり、同位桁加算の最大数が５
となる。
を示す図であり、被乗数Ｘとして十進表記１３, また,
乗数Ｙとして十進表記３６の場合を示している。同図に
示されるように、図１の符号不拡張補正を行った場合に
は、各部分積PD0,PD1,PD2,PD3 の他に、符号補正項（補
正項）も加算する必要があり、同位桁加算の最大数が５
となる。
【００１４】すなわち、図５および図６に示す８×８ビ
ット乗算回路では、同位桁加算の最大数は５であり、従
って、該乗算回路の演算速度は、これを計算する回路５
Ｗの遅延時間により決定されることになる。この回路５
Ｗの遅延時間は、図１１(a)に示されるように、３Ｗの
遅延時間をτとすると、３τとなる。さらに、図５およ
び図６に示されるように、同位桁加算数は桁毎に異な
り、同位桁の加算を行うためには、例えば、９種類の回
路ブロックを用意しなければならない。従って、効率的
な設計を行うには、この部分をより単純化する必要があ
る。
ット乗算回路では、同位桁加算の最大数は５であり、従
って、該乗算回路の演算速度は、これを計算する回路５
Ｗの遅延時間により決定されることになる。この回路５
Ｗの遅延時間は、図１１(a)に示されるように、３Ｗの
遅延時間をτとすると、３τとなる。さらに、図５およ
び図６に示されるように、同位桁加算数は桁毎に異な
り、同位桁の加算を行うためには、例えば、９種類の回
路ブロックを用意しなければならない。従って、効率的
な設計を行うには、この部分をより単純化する必要があ
る。
【００１５】以下、本発明の原理および本発明に係る乗
算回路の実施例を説明する。図１７は本発明に係る変形
２次ブースのアルゴリズムを用いた８×８ビット乗算に
おける第０以外の部分積の上位２桁および符号補正項の
処理を説明するための図であり、図１８は図１７におけ
る加算結果を出力するエンコーダ回路の一例を示す図で
ある。
算回路の実施例を説明する。図１７は本発明に係る変形
２次ブースのアルゴリズムを用いた８×８ビット乗算に
おける第０以外の部分積の上位２桁および符号補正項の
処理を説明するための図であり、図１８は図１７におけ
る加算結果を出力するエンコーダ回路の一例を示す図で
ある。
【００１６】本発明では、同位桁加算数を減らすため
に、符号不拡張補正のために加算すべき『１』信号と、
最大桁がその桁より１桁大きい部分積の上位２桁とを、
図１７のように加算する。このとき、加算結果は、図１
７に示されるように、一般的には３桁になり、加算前よ
り上位に１桁多くなる。しかし、部分積の最大桁より大
きい桁では、同位桁加算数はその下位桁より少ないた
め、同位桁加算数の最大値が大きくなることはない。従
って、図１７の加算処理は、図１７における式 (1)〜
(6) に従った論理回路により行えるので、例えば、図１
８に示す３Ｐm 回路で対応することができる。
に、符号不拡張補正のために加算すべき『１』信号と、
最大桁がその桁より１桁大きい部分積の上位２桁とを、
図１７のように加算する。このとき、加算結果は、図１
７に示されるように、一般的には３桁になり、加算前よ
り上位に１桁多くなる。しかし、部分積の最大桁より大
きい桁では、同位桁加算数はその下位桁より少ないた
め、同位桁加算数の最大値が大きくなることはない。従
って、図１７の加算処理は、図１７における式 (1)〜
(6) に従った論理回路により行えるので、例えば、図１
８に示す３Ｐm 回路で対応することができる。
【００１７】すなわち、図１８は図１７における加算結
果を出力するエンコーダ回路の一例を示す図であり、同
図(a) は３Ｐm 回路のブロック図を示し、また、同図
(b) は３Ｐm 回路を８×８ビット乗算に適用した例を示
している。図１９は本発明に係る変形２次ブースのアル
ゴリズムを用いた８×８ビット乗算における第０部分積
の上位３桁, 符号補正項, および, 補数加算項の処理を
説明するための図である。図１と図１９との比較から、
３Ｐm 回路の使用により、第１図に示す部分積PD1,PD2,
PD3 の上位２桁が図１９に示す部分積PD1,PD2,PD3の上
位３桁（何れも、『 '』を付して表示）の信号値に変化
することになる。ここで、第９桁以上での同位桁加算数
では変化がない。
果を出力するエンコーダ回路の一例を示す図であり、同
図(a) は３Ｐm 回路のブロック図を示し、また、同図
(b) は３Ｐm 回路を８×８ビット乗算に適用した例を示
している。図１９は本発明に係る変形２次ブースのアル
ゴリズムを用いた８×８ビット乗算における第０部分積
の上位３桁, 符号補正項, および, 補数加算項の処理を
説明するための図である。図１と図１９との比較から、
３Ｐm 回路の使用により、第１図に示す部分積PD1,PD2,
PD3 の上位２桁が図１９に示す部分積PD1,PD2,PD3の上
位３桁（何れも、『 '』を付して表示）の信号値に変化
することになる。ここで、第９桁以上での同位桁加算数
では変化がない。
【００１８】乗算回路全体の同位桁加算の最大数を減ら
すには、第８桁の『１』と第６桁のＭ6 についても事前
処理を行う必要がある。図１９にその詳細を示すが、第
０部分積（最下位桁の部分積)PD0と３桁の２進数１０Ｍ
6 との加算結果に対応した信号ｚ'9,0−ｚ'6,0を生成す
る論理回路を４ビットエンコーダとして用意すればよ
い。その回路４Ｐm の具体例を図２０に示す。
すには、第８桁の『１』と第６桁のＭ6 についても事前
処理を行う必要がある。図１９にその詳細を示すが、第
０部分積（最下位桁の部分積)PD0と３桁の２進数１０Ｍ
6 との加算結果に対応した信号ｚ'9,0−ｚ'6,0を生成す
る論理回路を４ビットエンコーダとして用意すればよ
い。その回路４Ｐm の具体例を図２０に示す。
【００１９】すなわち、図２０は図１９における加算結
果を出力するエンコーダ回路の一例を示す図であり、同
図(a) は４Ｐm 回路のブロック図を示し、また、同図
(b) は４Ｐm 回路を８×８ビット乗算に適用した例を示
している。このように、図１８に示す３Ｐm 回路および
図２０に示す４Ｐm 回路を組み合わせて使用することに
より、図２１に示すような同位桁加算数の最大値が４で
ある８×８ビット乗算回路を構成できる。ここで、図１
と図２１との比較から明らかなように、本実施例では、
図１に示す関連技術における補正項（符号補正項）が省
略され、加算数の最大値が１個少ない構成となる。
果を出力するエンコーダ回路の一例を示す図であり、同
図(a) は４Ｐm 回路のブロック図を示し、また、同図
(b) は４Ｐm 回路を８×８ビット乗算に適用した例を示
している。このように、図１８に示す３Ｐm 回路および
図２０に示す４Ｐm 回路を組み合わせて使用することに
より、図２１に示すような同位桁加算数の最大値が４で
ある８×８ビット乗算回路を構成できる。ここで、図１
と図２１との比較から明らかなように、本実施例では、
図１に示す関連技術における補正項（符号補正項）が省
略され、加算数の最大値が１個少ない構成となる。
【００２０】図２２および図２３は本発明の一実施例と
しての変形２次ブースのアルゴリズムを用いたワレスト
リー方式に基づく８×８ビット乗算回路の全体図であ
り、図２１に対応した８×８ビット乗算回路を示すもの
である。また、図２４は本発明の乗算回路における８×
８ビット乗算の具体例を示す図であり、被乗数Ｘとして
十進表記１３, また, 乗数Ｙとして十進表記３６の場合
を示している。図１６と図２４との比較から明らかなよ
うに、本実施例の乗算回路では、符号補正項が省略さ
れ、代わりに、各部分積PD0,PD1,PD2,PD3 が前述した図
１７〜図２１のようにして変形される。ここで、図２４
から明らかなように、符号不拡張補正を行った本実施例
では、符号補正項は存在せず、各部分積PD0,PD1,PD2,PD
3 だけの加算でよいことになる。従って、同位桁加算の
最大数は４となる。
しての変形２次ブースのアルゴリズムを用いたワレスト
リー方式に基づく８×８ビット乗算回路の全体図であ
り、図２１に対応した８×８ビット乗算回路を示すもの
である。また、図２４は本発明の乗算回路における８×
８ビット乗算の具体例を示す図であり、被乗数Ｘとして
十進表記１３, また, 乗数Ｙとして十進表記３６の場合
を示している。図１６と図２４との比較から明らかなよ
うに、本実施例の乗算回路では、符号補正項が省略さ
れ、代わりに、各部分積PD0,PD1,PD2,PD3 が前述した図
１７〜図２１のようにして変形される。ここで、図２４
から明らかなように、符号不拡張補正を行った本実施例
では、符号補正項は存在せず、各部分積PD0,PD1,PD2,PD
3 だけの加算でよいことになる。従って、同位桁加算の
最大数は４となる。
【００２１】図２２および図２３と図５および図６との
比較から明らかなように、図２２および図２３に示す本
実施例の８×８ビット乗算回路では、図５および図６に
示す関連技術の８×８ビット乗算回路に比べて、各桁の
加算数が平準化されているので、第４桁以上の桁での同
位桁加算を４Ｗおよび３Ｗ’の２種類の回路のみで構成
するようになっている。ここで、図２２および図２３に
示されるように、乗算回路を４Ｗおよび３Ｗ’の２種類
の回路のみで構成すると、図５および図６に示す加算回
路の構成が異なる方式の乗算回路よりも設計が容易とな
る。
比較から明らかなように、図２２および図２３に示す本
実施例の８×８ビット乗算回路では、図５および図６に
示す関連技術の８×８ビット乗算回路に比べて、各桁の
加算数が平準化されているので、第４桁以上の桁での同
位桁加算を４Ｗおよび３Ｗ’の２種類の回路のみで構成
するようになっている。ここで、図２２および図２３に
示されるように、乗算回路を４Ｗおよび３Ｗ’の２種類
の回路のみで構成すると、図５および図６に示す加算回
路の構成が異なる方式の乗算回路よりも設計が容易とな
る。
【００２２】ここで、図２２および図２３に示す本実施
例の８×８ビット乗算回路において、３Ｗ’回路への入
力端子でダミー入力（『０』）が接続されているものが
存在し、無駄な素子を使用しているようにみえるが、Ｃ
ＭＯＳベースの回路で計算するとＢＥ回路とＣＰＡ回路
（キャリー伝播形加算回路）を除いたとき、図５および
図６に示す８×８ビット乗算回路では１３９０素子を必
要とするが、図２２および図２３に示す本実施例の８×
８ビット乗算回路においては１３３４素子でよい。すな
わち、本実施例の乗算回路の方が、関連技術の乗算回路
よりも少ない素子数で構成することができ、また、設計
が容易であるという面でも効果は大きい。さらに、演算
速度の面では、図５および図６に示す８×８ビット乗算
回路では、ＢＥ出力生成からＣＰＡへの入力信号生成ま
でに約４τの時間が掛かるが、図２２および図２３に示
す本実施例の８×８ビット乗算回路では、約３．５τし
か掛からないことになり、高速動作が可能となる。
例の８×８ビット乗算回路において、３Ｗ’回路への入
力端子でダミー入力（『０』）が接続されているものが
存在し、無駄な素子を使用しているようにみえるが、Ｃ
ＭＯＳベースの回路で計算するとＢＥ回路とＣＰＡ回路
（キャリー伝播形加算回路）を除いたとき、図５および
図６に示す８×８ビット乗算回路では１３９０素子を必
要とするが、図２２および図２３に示す本実施例の８×
８ビット乗算回路においては１３３４素子でよい。すな
わち、本実施例の乗算回路の方が、関連技術の乗算回路
よりも少ない素子数で構成することができ、また、設計
が容易であるという面でも効果は大きい。さらに、演算
速度の面では、図５および図６に示す８×８ビット乗算
回路では、ＢＥ出力生成からＣＰＡへの入力信号生成ま
でに約４τの時間が掛かるが、図２２および図２３に示
す本実施例の８×８ビット乗算回路では、約３．５τし
か掛からないことになり、高速動作が可能となる。
【００２３】以上のように、本発明の乗算回路は、従来
回路（関連技術の乗算回路）に比べて部分積加算回路の
規則性を生かした構成を採ることができ、高速で素子数
の少ない乗算回路を構成することができる。図２５〜図
３７は、変形３次ブースのアルゴリズムを用いた８×８
ビット乗算回路を示すものである。
回路（関連技術の乗算回路）に比べて部分積加算回路の
規則性を生かした構成を採ることができ、高速で素子数
の少ない乗算回路を構成することができる。図２５〜図
３７は、変形３次ブースのアルゴリズムを用いた８×８
ビット乗算回路を示すものである。
【００２４】まず、図２５は関連技術としての８×８ビ
ット乗算の概念図であり、図２６および図２７は図２５
の符号不拡張方式に従って構成したワレストリー方式に
基づく８×８ビット乗算回路の全体図である。また、図
２８は本発明に係る変形３次ブースのアルゴリズムを用
いた８×８ビット乗算における処理を説明するための図
であり、図２９および図３０は本発明の他の実施例とし
ての変形３次ブースのアルゴリズムを用いたワレストリ
ー方式に基づく８×８ビット乗算回路の全体図である。
ット乗算の概念図であり、図２６および図２７は図２５
の符号不拡張方式に従って構成したワレストリー方式に
基づく８×８ビット乗算回路の全体図である。また、図
２８は本発明に係る変形３次ブースのアルゴリズムを用
いた８×８ビット乗算における処理を説明するための図
であり、図２９および図３０は本発明の他の実施例とし
ての変形３次ブースのアルゴリズムを用いたワレストリ
ー方式に基づく８×８ビット乗算回路の全体図である。
【００２５】図２５と図２８との比較から明らかなよう
に、本発明に係る変形３次ブースのアルゴリズムを用い
た８×８ビット乗算回路では、関連技術としての乗算回
路における符号補正項（補正項）が省略され、部分積PD
0,PD1,PD3 の加算だけでよいことになる。ここで、図２
６および図２７に示す関連技術としての８×８ビット乗
算回路の全体図は、前述した図５および図６に示す乗算
回路に対応し、また、図２９および図３０に示す本実施
例の８×８ビット乗算回路の全体図は、前述した図２２
および図２３に示す乗算回路に対応している。
に、本発明に係る変形３次ブースのアルゴリズムを用い
た８×８ビット乗算回路では、関連技術としての乗算回
路における符号補正項（補正項）が省略され、部分積PD
0,PD1,PD3 の加算だけでよいことになる。ここで、図２
６および図２７に示す関連技術としての８×８ビット乗
算回路の全体図は、前述した図５および図６に示す乗算
回路に対応し、また、図２９および図３０に示す本実施
例の８×８ビット乗算回路の全体図は、前述した図２２
および図２３に示す乗算回路に対応している。
【００２６】この図２９および図３０に示す乗算回路に
おけるセレクタ回路Ｐ, Ｐh は、それぞれ図３１〜図３
２に示され、各図において、(a) はブロック図を示し,
(b)は回路図を示している。すなわち、図３１はブース
のセレクタ回路（符号部以外）Ｐの一例を示し、図３２
はブースのセレクタ回路（符号部）Ｐh の一例を示して
いる。また、図３３は図３１に示すセレクタ回路に使用
する処理回路の一例を示している。
おけるセレクタ回路Ｐ, Ｐh は、それぞれ図３１〜図３
２に示され、各図において、(a) はブロック図を示し,
(b)は回路図を示している。すなわち、図３１はブース
のセレクタ回路（符号部以外）Ｐの一例を示し、図３２
はブースのセレクタ回路（符号部）Ｐh の一例を示して
いる。また、図３３は図３１に示すセレクタ回路に使用
する処理回路の一例を示している。
【００２７】図３４は本発明に係る変形３次ブースのア
ルゴリズムを用いた８×８ビット乗算における第０部分
積の上位４桁および符号補正項の処理を説明するための
図であり、図３５は図２９および図３０に示す乗算回路
に使用する図３４に示す処理を実現するための回路の一
例を示す図である。本実施例では、前述した変形２次ブ
ースのアルゴリズムを用いた８×８ビット乗算回路と同
様に、同位桁加算数を減らすために、符号不拡張補正の
ために加算すべき第９桁の『１』信号と、第６桁のＭ6
（符号補正項）とを第０部分積の上位４桁に、図３４の
ように加算する。このとき、加算結果は、図３４に示さ
れるように、一般的には５桁になり、加算前より上位に
１桁多くなる。しかし、部分積の最大桁より大きい桁で
は、同位桁加算数はその下位桁より少ないため、同位桁
加算数の最大値が大きくなることはない。従って、図３
４の加算処理は、図３４における式(14)〜(15)に従った
論理回路により行えるので、例えば、図３５に示す５Ｐ
m 回路で対応することができる。
ルゴリズムを用いた８×８ビット乗算における第０部分
積の上位４桁および符号補正項の処理を説明するための
図であり、図３５は図２９および図３０に示す乗算回路
に使用する図３４に示す処理を実現するための回路の一
例を示す図である。本実施例では、前述した変形２次ブ
ースのアルゴリズムを用いた８×８ビット乗算回路と同
様に、同位桁加算数を減らすために、符号不拡張補正の
ために加算すべき第９桁の『１』信号と、第６桁のＭ6
（符号補正項）とを第０部分積の上位４桁に、図３４の
ように加算する。このとき、加算結果は、図３４に示さ
れるように、一般的には５桁になり、加算前より上位に
１桁多くなる。しかし、部分積の最大桁より大きい桁で
は、同位桁加算数はその下位桁より少ないため、同位桁
加算数の最大値が大きくなることはない。従って、図３
４の加算処理は、図３４における式(14)〜(15)に従った
論理回路により行えるので、例えば、図３５に示す５Ｐ
m 回路で対応することができる。
【００２８】すなわち、図３５は図３４における加算結
果を出力するエンコーダ回路の一例を示す図であり、同
図(a) は５Ｐm 回路のブロック図を示し、また、同図
(b) は５Ｐm 回路を８×８ビット乗算に適用した例を示
している。図３６は本発明に係る変形３次ブースのアル
ゴリズムを用いた８×８ビット乗算における第０以外の
部分積の上位３桁および符号補正項の処理を説明するた
めの図であり、図３７は図２９および図３０に示す乗算
回路に使用する図３６に示す処理を実現するための回路
の一例を示す図である。図３７(a) は４Ｐm 回路のブロ
ック図を示し、また、同図(b) は４Ｐm 回路を８×８ビ
ット乗算に適用した例を示している。このように、図３
５に示す５Ｐm 回路および図３７に示す４Ｐ m 回路を組
み合わせて使用することにより、図２８に示すような同
位桁加算数の最大値が３（部分積PD0,PD1,PD2 のみ）で
ある８×８ビット乗算回路を構成できる。ここで、図２
５と図２８との比較から明らかなように、本実施例で
は、図２５に示す関連技術における補正項（符号補正
項）が省略され、加算数の最大値が１個少ない構成とな
る。
果を出力するエンコーダ回路の一例を示す図であり、同
図(a) は５Ｐm 回路のブロック図を示し、また、同図
(b) は５Ｐm 回路を８×８ビット乗算に適用した例を示
している。図３６は本発明に係る変形３次ブースのアル
ゴリズムを用いた８×８ビット乗算における第０以外の
部分積の上位３桁および符号補正項の処理を説明するた
めの図であり、図３７は図２９および図３０に示す乗算
回路に使用する図３６に示す処理を実現するための回路
の一例を示す図である。図３７(a) は４Ｐm 回路のブロ
ック図を示し、また、同図(b) は４Ｐm 回路を８×８ビ
ット乗算に適用した例を示している。このように、図３
５に示す５Ｐm 回路および図３７に示す４Ｐ m 回路を組
み合わせて使用することにより、図２８に示すような同
位桁加算数の最大値が３（部分積PD0,PD1,PD2 のみ）で
ある８×８ビット乗算回路を構成できる。ここで、図２
５と図２８との比較から明らかなように、本実施例で
は、図２５に示す関連技術における補正項（符号補正
項）が省略され、加算数の最大値が１個少ない構成とな
る。
【００２９】具体的に、図２６および図２７に示す関連
技術としての８×８ビット乗算回路では、ブースのエン
コーダ回路ＢＥ, ３Ｘ生成回路およびＣＰＡ回路を除い
た乗算回路の素子数は１２５８素子であるが、図２９お
よび図３０に示す本実施例の８×８ビット乗算回路では
１２０２素子と少なくなる。すなわち、本実施例の乗算
回路の方が、関連技術の乗算回路よりも少ない素子数で
構成することができ、また、設計も容易である。さら
に、本実施例の乗算回路は、前述した変形２次ブースの
アルゴリズムを用いた乗算回路と同様に、高速動作も可
能となる。
技術としての８×８ビット乗算回路では、ブースのエン
コーダ回路ＢＥ, ３Ｘ生成回路およびＣＰＡ回路を除い
た乗算回路の素子数は１２５８素子であるが、図２９お
よび図３０に示す本実施例の８×８ビット乗算回路では
１２０２素子と少なくなる。すなわち、本実施例の乗算
回路の方が、関連技術の乗算回路よりも少ない素子数で
構成することができ、また、設計も容易である。さら
に、本実施例の乗算回路は、前述した変形２次ブースの
アルゴリズムを用いた乗算回路と同様に、高速動作も可
能となる。
【００３０】以上の実施例においては、変形２次ブース
および変形３次ブースのアルゴリズムを用いた８×８ビ
ット乗算回路について説明したが、本発明の乗算回路
は、変形Ｎ次ブースのアルゴリズムを用いた任意のビッ
ト構成の乗算回路についても適用することができる。
および変形３次ブースのアルゴリズムを用いた８×８ビ
ット乗算回路について説明したが、本発明の乗算回路
は、変形Ｎ次ブースのアルゴリズムを用いた任意のビッ
ト構成の乗算回路についても適用することができる。
【００３１】
【発明の効果】以上、詳述したように、本発明の乗算回
路によれば、多数個の部分積ビット信号を加算して桁上
げ伝播形加算回路に入力する信号を生成する部分を改良
して符号不拡張補正演算方式における補正項を省略する
ことによって、乗算回路のハードウェア量を削減すると
共に、乗算回路の動作を高速化することができる。
路によれば、多数個の部分積ビット信号を加算して桁上
げ伝播形加算回路に入力する信号を生成する部分を改良
して符号不拡張補正演算方式における補正項を省略する
ことによって、乗算回路のハードウェア量を削減すると
共に、乗算回路の動作を高速化することができる。
【図１】変形２次ブース(Booth) のアルゴリズムを用い
た符号不拡張方式による関連技術としての８×８ビット
乗算の概念図である。
た符号不拡張方式による関連技術としての８×８ビット
乗算の概念図である。
【図２】変形２次ブースのアルゴリズムを説明するため
の図である。
の図である。
【図３】変形２次ブースのアルゴリズムに基づく符号拡
張による８×８ビット乗算を説明するための図である。
張による８×８ビット乗算を説明するための図である。
【図４】変形２次ブースのアルゴリズムに基づく符号不
拡張補正による８×８ビット乗算を説明するための図で
ある。
拡張補正による８×８ビット乗算を説明するための図で
ある。
【図５】図１の符号不拡張方式に従って構成したワレス
トリー方式に基づく８×８ビット乗算回路の全体図（そ
の１）である。
トリー方式に基づく８×８ビット乗算回路の全体図（そ
の１）である。
【図６】図１の符号不拡張方式に従って構成したワレス
トリー方式に基づく８×８ビット乗算回路の全体図（そ
の２）である。
トリー方式に基づく８×８ビット乗算回路の全体図（そ
の２）である。
【図７】図５および図６に示す乗算回路に使用するブー
スのエンコーダ回路の一例を示す図である。
スのエンコーダ回路の一例を示す図である。
【図８】図５および図６に示す乗算回路に使用するブー
スのセレクタ回路（符号部以外）の一例を示す図であ
る。
スのセレクタ回路（符号部以外）の一例を示す図であ
る。
【図９】図５および図６に示す乗算回路に使用するブー
スのセレクタ回路（符号部）の一例を示す図である。
スのセレクタ回路（符号部）の一例を示す図である。
【図１０】図５および図６に示す乗算回路に使用する多
入力加算回路ユニットの例を示す図（その１）である。
入力加算回路ユニットの例を示す図（その１）である。
【図１１】図５および図６に示す乗算回路に使用する多
入力加算回路ユニットの例を示す図（その２）である。
入力加算回路ユニットの例を示す図（その２）である。
【図１２】図５および図６に示す乗算回路に使用する多
入力加算回路ユニットの例を示す図（その３）である。
入力加算回路ユニットの例を示す図（その３）である。
【図１３】図５および図６に示す乗算回路に使用する多
入力加算回路ユニットの例を示す図（その４）である。
入力加算回路ユニットの例を示す図（その４）である。
【図１４】図５および図６に示す乗算回路に使用する半
加算回路の一例を示す図である。
加算回路の一例を示す図である。
【図１５】図５および図６に示す乗算回路に使用する１
ビット全加算回路の一例を示す図である。
ビット全加算回路の一例を示す図である。
【図１６】図１の８×８ビット乗算の具体例を示す図で
ある。
ある。
【図１７】本発明に係る変形２次ブースのアルゴリズム
を用いた８×８ビット乗算における第０以外の部分積の
上位２桁および符号補正項の処理を説明するための図で
ある。
を用いた８×８ビット乗算における第０以外の部分積の
上位２桁および符号補正項の処理を説明するための図で
ある。
【図１８】図１７における加算結果を出力するエンコー
ダ回路の一例を示す図である。
ダ回路の一例を示す図である。
【図１９】本発明に係る変形２次ブースのアルゴリズム
を用いた８×８ビット乗算における第０部分積の上位３
桁, 符号補正項, および, 補数加算項の処理を説明する
ための図である。
を用いた８×８ビット乗算における第０部分積の上位３
桁, 符号補正項, および, 補数加算項の処理を説明する
ための図である。
【図２０】図１９における加算結果を出力するエンコー
ダ回路の一例を示す図である。
ダ回路の一例を示す図である。
【図２１】本発明の一実施例としての変形２次ブースの
アルゴリズムを用いた符号不拡張方式による８×８ビッ
ト乗算の概念図である。
アルゴリズムを用いた符号不拡張方式による８×８ビッ
ト乗算の概念図である。
【図２２】本発明の一実施例としての変形２次ブースの
アルゴリズムを用いたワレストリー方式に基づく８×８
ビット乗算回路の全体図（その１）である。
アルゴリズムを用いたワレストリー方式に基づく８×８
ビット乗算回路の全体図（その１）である。
【図２３】本発明の一実施例としての変形２次ブースの
アルゴリズムを用いたワレストリー方式に基づく８×８
ビット乗算回路の全体図（その２）である。
アルゴリズムを用いたワレストリー方式に基づく８×８
ビット乗算回路の全体図（その２）である。
【図２４】本発明の乗算回路における８×８ビット乗算
の具体例を示す図である。
の具体例を示す図である。
【図２５】変形３次ブースのアルゴリズムを用いた符号
不拡張方式による関連技術としての８×８ビット乗算の
概念図である。
不拡張方式による関連技術としての８×８ビット乗算の
概念図である。
【図２６】図２５の符号不拡張方式に従って構成したワ
レストリー方式に基づく８×８ビット乗算回路の全体図
（その１）である。
レストリー方式に基づく８×８ビット乗算回路の全体図
（その１）である。
【図２７】図２５の符号不拡張方式に従って構成したワ
レストリー方式に基づく８×８ビット乗算回路の全体図
（その２）である。
レストリー方式に基づく８×８ビット乗算回路の全体図
（その２）である。
【図２８】本発明に係る変形３次ブースのアルゴリズム
を用いた８×８ビット乗算における処理を説明するため
の図である。
を用いた８×８ビット乗算における処理を説明するため
の図である。
【図２９】本発明の他の実施例としての変形３次ブース
のアルゴリズムを用いたワレストリー方式に基づく８×
８ビット乗算回路の全体図（その１）である。
のアルゴリズムを用いたワレストリー方式に基づく８×
８ビット乗算回路の全体図（その１）である。
【図３０】本発明の他の実施例としての変形３次ブース
のアルゴリズムを用いたワレストリー方式に基づく８×
８ビット乗算回路の全体図（その２）である。
のアルゴリズムを用いたワレストリー方式に基づく８×
８ビット乗算回路の全体図（その２）である。
【図３１】図２９および図３０に示す乗算回路に使用す
るブースのセレクタ回路（符号部以外）の一例を示す図
である。
るブースのセレクタ回路（符号部以外）の一例を示す図
である。
【図３２】図２９および図３０に示す乗算回路に使用す
るブースのセレクタ回路（符号部）の一例を示す図であ
る。
るブースのセレクタ回路（符号部）の一例を示す図であ
る。
【図３３】図３１に示すセレクタ回路に使用する処理回
路の一例を示す図である。
路の一例を示す図である。
【図３４】本発明に係る変形３次ブースのアルゴリズム
を用いた８×８ビット乗算における第０部分積の上位４
桁および符号補正項の処理を説明するための図である。
を用いた８×８ビット乗算における第０部分積の上位４
桁および符号補正項の処理を説明するための図である。
【図３５】図２９および図３０に示す乗算回路に使用す
る図３４に示す処理を実現するための回路の一例を示す
図である。
る図３４に示す処理を実現するための回路の一例を示す
図である。
【図３６】本発明に係る変形３次ブースのアルゴリズム
を用いた８×８ビット乗算における第０以外の部分積の
上位３桁および符号補正項の処理を説明するための図で
ある。
を用いた８×８ビット乗算における第０以外の部分積の
上位３桁および符号補正項の処理を説明するための図で
ある。
【図３７】図２９および図３０に示す乗算回路に使用す
る図３６に示す処理を実現するための回路の一例を示す
図である。
る図３６に示す処理を実現するための回路の一例を示す
図である。
ＢＥ…ブースのエンコーダ ＣＰＡ…キャリー伝播形加算（回路） Ｐ…ブースのセレクタ回路（符号部以外） Ｐh …ブースのセレクタ回路（符号部） ４Ｗ，３Ｗ',３Ｗ，１Ｗ",５Ｗ，４Ｗ',３Ｗ",２Ｗ",２
Ｗ…部分回路 Ｘ…被乗数 Ｙ…乗数
Ｗ…部分回路 Ｘ…被乗数 Ｙ…乗数
Claims (7)
- 【請求項１】 変形Ｎ次のブースのアルゴリズムおよび
符号拡張を補正処理によリ避ける方式を用いるディジタ
ル乗算回路であって、該符号補正のための『１』加算を
各部分積の上位Ｎ桁に対して行った信号を対応する各桁
の部分積ビット信号として生成し、該生成信号を当該桁
の他の部分積ビット信号と加算することにより、各桁の
和信号および桁上げ信号を生成するようにしたことを特
徴とする乗算回路。 - 【請求項２】 変形２次のブースのアルゴリズムおよび
符号拡張を補正処理によリ避ける方式を用いるディジタ
ル乗算回路であって、該符号補正のための『１』加算を
各部分積の上位２桁に対して行った信号を対応する各桁
の部分積ビット信号として生成し、該生成信号を当該桁
の他の部分積ビット信号と加算することにより、各桁の
和信号および桁上げ信号を生成するようにしたことを特
徴とする乗算回路。 - 【請求項３】 最下位桁の部分積の上位３桁よりなるバ
イナリ数と最上位桁の符号補正項信号を前記３桁よりな
るバイナリ数の最下位桁に、また、『１』をバイナリ数
の最上位桁に加算した信号を対応する各桁の部分積ビッ
ト信号として生成し、該生成信号を当該桁の他の部分積
ビット信号と加算することにより、各桁の和信号および
桁上げ信号を生成するようにしたことを特徴とする乗算
回路。 - 【請求項４】 変形２次のブースのアルゴリズムおよび
符号拡張を補正処理によリ避ける方式を用いるディジタ
ル乗算回路であって、該符号補正のための『１』加算を
各部分積の上位２桁に対して行った信号を対応する各桁
の部分積ビット信号として生成し、且つ、最下位桁の部
分積の上位３桁よりなるバイナリ数と最上位桁の符号補
正項信号を前記３桁よりなるバイナリ数の最下位桁に、
また、『１』をバイナリ数の最上位桁に加算した信号を
対応する各桁の部分積ビット信号として生成し、該生成
信号を当該桁の他の部分積ビット信号と加算することに
より、各桁の和信号および桁上げ信号を生成するように
したことを特徴とする乗算回路。 - 【請求項５】 変形３次のブースのアルゴリズムおよび
符号拡張を補正処理によリ避ける方式を用いるディジタ
ル乗算回路であって、該符号補正のための『１』加算を
各部分積の上位３桁に対して行った信号を対応する各桁
の部分積ビット信号として生成し、該生成信号を当該桁
の他の部分積ビット信号と加算することにより、各桁の
和信号および桁上げ信号を生成するようにしたことを特
徴とする乗算回路。 - 【請求項６】 最下位桁の部分積の上位４桁よりなるバ
イナリ数と最上位桁の符号補正項信号を前記４桁よりな
るバイナリ数の最下位桁に、また、『１』をバイナリ数
の最上位桁に加算した信号を対応する各桁の部分積ビッ
ト信号として生成し、該生成信号を当該桁の他の部分積
ビット信号と加算することにより、各桁の和信号および
桁上げ信号を生成するようにしたことを特徴とする乗算
回路。 - 【請求項７】 変形３次のブースのアルゴリズムおよび
符号拡張を補正処理によリ避ける方式を用いるディジタ
ル乗算回路であって、該符号補正のための『１』加算を
各部分積の上位３桁に対して行った信号を対応する各桁
の部分積ビット信号として生成し、且つ、最下位桁の部
分積の上位４桁よりなるバイナリ数と最上位桁の符号補
正項信号を前記４桁よりなるバイナリ数の最下位桁に、
また、『１』をバイナリ数の最上位桁に加算した信号を
対応する各桁の部分積ビット信号として生成し、該生成
信号を当該桁の他の部分積ビット信号と加算することに
より、各桁の和信号および桁上げ信号を生成するように
したことを特徴とする乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264871A JPH05108308A (ja) | 1991-10-14 | 1991-10-14 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264871A JPH05108308A (ja) | 1991-10-14 | 1991-10-14 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108308A true JPH05108308A (ja) | 1993-04-30 |
Family
ID=17409382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3264871A Withdrawn JPH05108308A (ja) | 1991-10-14 | 1991-10-14 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108308A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
| JP2010165179A (ja) * | 2009-01-15 | 2010-07-29 | Hiroshima Univ | 半導体装置 |
-
1991
- 1991-10-14 JP JP3264871A patent/JPH05108308A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
| US6240438B1 (en) | 1996-08-29 | 2001-05-29 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
| US6535902B2 (en) | 1996-08-29 | 2003-03-18 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
| JP2010165179A (ja) * | 2009-01-15 | 2010-07-29 | Hiroshima Univ | 半導体装置 |
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