JPH05108771A

JPH05108771A - 画像処理装置およびそのアドレス発生器

Info

Publication number: JPH05108771A
Application number: JP3263462A
Authority: JP
Inventors: Hisanori Tobara; 久典都原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-10-11
Filing date: 1991-10-11
Publication date: 1993-04-30
Anticipated expiration: 2017-07-08
Also published as: US5724608A; JP3300391B2

Abstract

(57)【要約】【目的】画像作成のためのアドレス演算時間を短縮
し、画像処理ソフトウエアを簡易化なさしめ得るため
の、画像データのアクセスに必要なアドレスを発生させ
るアドレス発生器を含む画像処理装置の提供。【構成】画像処理装置は、ＣＰＵ１と、ＣＰＵ１に接
続しているアドレスバス２およびデータバス３と、ＣＰ
Ｕ１からアドレスバス２を介して入力したデータをアド
レスに変換して当該アドレスバスに出力する、本発明の
アドレス発生器５を含む、アドレス発生機構１０と記憶
装置１５とを備えている。アドレス機構１０には、アド
レスバス２と接続する、アドレスデコーダ１１とバッフ
ァ１２が含まれ、アドレスデコーダ１１が、ＣＰＵ１ま
たはアドレス発生器５のいずれか一方のアドレスを選択
してバッファ１２に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、特
に、画像処理装置のアドレス発生器に関する。

【０００２】

【従来の技術】Ｘ線ＣＴ装置、核磁気共鳴ＣＴ装置（Ｍ
ＲＩ）等の連続したスライス画像から、任意断面のスラ
イス画像を作成したり、しきい値処理により３次元画像
の作成を行なう場合は、従来は、汎用のＣＰＵやＤＳ
Ｐ、或いは専用の演算器を使用していた。そして、その
場合、連続したスライス画像は１次元アドレスしか持た
ないメモリ上におかれ、任意断面のスライス像や３次元
画像作成のために、複雑で膨大なプログラム処理を含
む、ＣＰＵ、ＤＳＰ（DIGITALSIGNAL PROCESSOR）或い
は演算器による複雑なアドレス演算を必要としていた。

【０００３】

【発明が解決しようとする課題】そして、従来の方法に
よる任意断面のスライス像や３次元画像作成のためのア
ドレス演算に要する処理時間はオーバーヘッドとして無
視することができないほどであり、画像作成時間の数倍
の時間を必要とするという不都合があった。例えば、メ
モリ上の立方体オフセットアドレスをBASEとするとき、
Ｘ，Ｙ，Ｚのベクトルアドレスの変換式「A(Pn,Qn,Rn)=
BASE+Pn+Qn*Lx+Rn*Lx*Ly」をＣＰＵのみで実行させると
５ステップ必要となり、ＤＳＰなどアドレス発生器を持
っているものでも乗算機能を有していないため３ステッ
プほど必要であり、毎ポイントこのステップ数（の処理
時間）が必要となる。また、アドレス空間の領域判定を
ＣＰＵやＤＳＰで行なうと更に１〜２ステップが必要と
なる。

【０００４】更に、補間係数をアドレス計算と同一サイ
クルで生成するような方式は従来行われていなかった。

【０００５】本発明は、上記不都合を解消するため、任
意断面のスライス像や３次元画像作成のためのアドレス
演算に要する処理時間を短縮し、画像処理ソフトウエア
を簡易化なさしめ得るための、画像データ処理および／
またはデータアクセスに必要なアドレスを発生させるア
ドレス発生器を含む画像処理装置を提供することを目的
とする。

【０００６】

【課題を解決するための手段】本発明に基づく画像処理
装置は、演算部を有する処理部材（例えば、汎用のＣＰ
Ｕ、または、汎用のＤＳＰ（DIGITAL SIGNAL PROCESSO
R；デジタル信号演算装置）、或いは専用の、ＣＰＵ、
ＤＳＰ、または演算器にアドレス発生器をアドレスバス
およびデータバスを介して接続し、アドレスバスおよび
データバスに接続し前記処理部材から入力したデータ
（例えば、初期データまたはパラメータデータ）に基づ
いてアドレスを生成するアドレス発生器とを備えること
により、複雑なアドレス演算をそのアドレス発生器で高
速に行なうことにより画像処理の高速化を実現した。

【０００７】具体的には、本発明に基づく画像処理装置
の第一の実施例は、演算部を有する処理部材と、その処
理部材に接続する、アドレスバスおよびデータバスと、
当該アドレスバスおよびデータバスと接続する、アドレ
ス発生部および記憶装置とを備えている。また、アドレ
ス発生部が、前記アドレスバスと接続するアトレスデコ
ーダと前記アドレスバスと接続するバッファと、前記バ
ッファを介したアドレスバス、前記アドレスデコーダ、
および前記データバスとに接続するアドレス発生器とを
有している。そして、前記アドレスデコーダが、前記処
理部材または前記アドレス発生器のいずれか一方のアド
レスを選択してそのアドレスを前記バッファに出力し、
前記アドレス発生器が前記処理部材から入力したデータ
に基づいてアドレスを生成し前記バッファを介したアド
レスバスに出力することを特徴とする。

【０００８】本発明の画像処理装置の第二の実施例は、
第一の実施例において、処理部に接続する、第二の、ア
ドレスバスおよびデータバスに接続する第二の記憶装置
を有する。

【０００９】本発明の画像処理装置の第三の実施例は、
第二の実施例において、第二の、アドレスバスおよびデ
ータバスに接続する第二のアドレス発生部を有する。

【００１０】本発明の第四の実施例は、第二の実施例に
おいて、アドレス発生部のデータ発生器と接続し且つ処
理部材と第二の記憶装置の間で第二のアドレスバスと接
続する第二のデータデコーダとを有し、アドレス発生器
が処理部材と第二記憶装置の間で第二のデータバスと接
続する。

【００１１】次に、本発明に基づくアドレス発生器は、
入出力インターフェイスと、当該入出力インターフェイ
スを介して入力するデータ（例えば、初期データまたは
パラメータデータ）に基づいてベクトルアドレスおよび
近傍アドレスを生成する（例えば、Ｘ座標ブロック、Ｙ
座標ブロック、およびＺ座標ブロックの３ブロックから
なる）座標部と、入出力インターフェイスに接続すると
共に座標部で生成されたベクトルアドレスを入力してア
ドレスに変換して出力する座標変換部と、入出力インタ
ーフェイス、前記座標部、および座標変換部を制御する
と共に座標部のベクトルアドレスの変位を（例えば、コ
マンド、モード設定値、或いは変位テーブルなどの、変
位手段により）決定するコントロール部とを備えること
を特徴とする。

【００１２】本発明に基づくアドレス発生器の第一の実
施例は、座標部およびコントロール部に接続し、ベクト
ルアドレスと所定のしきい値とから生成されたアドレス
が設定された領域の内にあるかどうかを処理部材に知ら
せるためのステータス（状態ビット）を生成しアドレス
バスに出力するための領域判定部を含んでいる。

【００１３】また、本発明に基づくアドレス発生器の第
二実施例は、第一のアドレス発生器において、座標部、
座標変換部、およびコントロール部に接続し、ベクトル
アドレスの小数部から補間係数を生成する補間係数発生
器を含んでいる。

【００１４】

【作用】上記構成から、本発明の画像処理装置は、自己
ループ機能を持ち、アドレス発生ベクトルを自動発生す
るアドレス発生器をアドレスバスおよびデータバスを介
して処理部材、例えば、汎用の、ＣＰＵ、ＤＳＰ、或い
は専用の、ＣＰＵ、ＤＳＰ或いは演算器に接続してお
り、アドレス発生器は処理部材とは独立に動作し得る。
そこで、アドレス発生器をＣＰＵ、ＤＳＰ、および専用
の演算器等とは独立に動作させて、内部をパイプライン
動作させることで、ＣＰＵ、ＤＳＰ、および専用の演算
器等をオーバーヘッドなしに１サイクル毎に必要なデー
タを得ることができる。

【００１５】従って、任意断面のスライス像や３次元画
像作成のための処理時間を短縮し得る。

【００１６】また、処理部材からみてアドレス発生器は
０次元のＩ／０デバイスと看做することができ、補間係
数は、そのポイント毎の係数として与えることができる
ので、ソフトウエアの記述を簡略化し得る。

【００１７】更に、アドレス発生器を全ての処理に使用
しなくてもよいので、ＣＰＵやＤＳＰはアドレス発生器
とは独立してアドレス演算を行なうこともできる。例え
ば、ソースアドレスをアドレス発生器に、出力アドレス
をＣＰＵが発生することとすれば高速処理ができる。

【００１８】第一の実施例では、アドレス発生器により
生成されたアドレスにより、処理部材は、記憶装置とし
ての画像メモリをアクセスすることができる。そこで、
例えば、生成されたアドレスが１次元アドレスの時、１
次元アドレスを持ったデータ列として画像メモリに格納
されている必要な画像データを読み出すことができる。

【００１９】第二の実施例では、処理部材は、第一の記
憶装置と第二の記憶装置を同時にアクセスして第一の記
憶装置を入力装置、第二の記憶装置を出力装置（その
逆、或いは両方共に入力装置又は出力装置）として用い
ることができる。また、第一の記憶装置側にアドレス機
構を接続することで複雑なアドレス発生を行ない、第二
の記憶装置側は処理部材にとって負担の軽い処理、例え
ば、アドレス発生の負担の軽いアドレス配置を受持たせ
ることができる。

【００２０】第三の実施例では、第一および第二の記憶
装置側で共にアドレス発生器によりアドレスを発生させ
ることができる。従って、この構成の場合、処理部材は
アドレス発生機能を必要としないから処理部材の構成を
簡単にし得る。

【００２１】第四の実施例では、アドレス発生器は第一
の記憶装置に対するアドレスと、その補間係数を生成す
るので、処理部材は同一サイクル又は別々のサイクル
で、第一記憶装置のデータと補間係数をアクセスする。

【００２２】次に、本発明に基づくアドレス発生器は、
例えば、１，２，３次元アドレス配列又は任意関数のア
ドレス、フィルタリングアドレスを発生し、それらアド
レスは１サイクル毎に発生される。

【００２３】本発明のアドレス発生器の第一の実施例
は、領域判定部を含んでいるので、処理部材は生成され
たアドレスが対象領域の内に有るか否かを知ることがで
きる。また、こ領域判定の結果をアドレスベクトルの移
動条件として使用し得る。

【００２４】本発明のアドレス発生器の第二の実施例
は、補間係数発生器を含んでいるので、生成されるアド
レスと同一サイクルで補間係数を生成する。

【００２５】

【実施例】図１は、本発明に基づく画像処理装置におけ
るアドレス発生器の接続構成例を示し、演算部（図示せ
ず）を有する処理部材としての汎用ＣＰＵ１と、ＣＰＵ
１に接続しているアドレスバス２およびデータバス３
と、アドレスバス２およびデータバス３に接続しＣＰＵ
１から入力したデータに基づいてアドレスを生成しアド
レスバスに出力するアドレス発生器５が示されている。
本発明において処理部材１は汎用のＣＰＵに限られるこ
となく、汎用ＤＳＰ（DIGITAL SIGNAL PROCESSOR；デジ
タル信号演算装置）、或いは専用の、ＣＰＵ、ＤＳＰ、
又は演算器（例えば、ビットスライス方式による演算
器）でもよい。また、処理部材としてのＣＰＵ１から入
力するデータは、例えば、初期パラメータ又はアドレス
係数データでよく、更に、アドレス発生器５の発生する
アドレスとしては、アドレス発生器５の内部構成を適当
に選ぶことにより、１，２，３次元配列アドレス又は任
意関数アドレス、フィルタリングアドレスを発生するよ
う構成することができる。

【００２６】図２は、画像メモリ内の画像データの配列
（格納）の状態を示す。画像メモリ１５には、図２に示
すようにＸ線ＣＴ装置、核磁気共鳴ＣＴ装置（ＭＲＩ）
等による画像データが１次元アドレスを持ったデータ列
として格納されている。

【００２７】例えば、ＭＰＲ（断層変換表示）や、３次
元表示をするとき画像メモリ１５上のデータ列に対して
のアクセスアドレス（１次元アドレス）は次のアドレス
変換式１により決定できる（但し、ＢＡＳＥは画像メモ
リ上のオフセットアドレスである）。

【００２８】Ａ（Ｐｎ，Ｑｎ，Ｒｎ）＝ＢＡＳＥ＋Ｐｎ＋Ｑｎ＊Ｌｘ＋Ｒｎ＊Ｌｘ＊Ｌｙ …式１また、この場合、Ａ（Ｐ_n+1，Ｑ_n+1，Ｒ_n+1）＝Ａ（Ｐｎ＋ｄＰ，Ｑｎ＋ｄＱ，Ｒｎ＋ｄＲ） …式２が成立するものとする。式１、式２のＢＡＳＥ、Ｐｏ、
Ｒｏ，Ｒｏ、Ｑｎ、ｄＰ，ｄＱ，ｄＲ、Ｌｘ、ＬｙはＣ
ＰＵ１がアドレス発生器５に対して与えるデータ（初期
データ、或いはパラメータ）である。アドレス発生器５
はパイプライン動作を行なって変換式１の演算を実行す
る。

【００２９】〈実施例１〉図３は、本発明に基づく画像
処理装置の第一の実施例の要部の構成を示し、ＣＰＵ１
と、ＣＰＵ１に接続する、アドレスバス２およびデータ
バス３と、アドレスバス２およびデータバス３に接続す
る、アドレス発生器１０および記憶装置１５が示されて
いる。また、アドレス発生部１５には、アドレスバス２
と接続するアドレスデコーダ１１とアドレスバス２と接
続するバッファ１２と、バッファ１２を介したアドレス
バス１３、アドレスデコーダ１１、およびデータバス３
とに接続するアドレス発生器５が示されている。そし
て、アドレスデコーダ１１が、ＣＰＵ１又はアドレス発
生器５のいずれかの一方のアドレスを選択してそのアド
レスをバッファ１２に出力し、アドレス発生器５がＣＰ
Ｕ１から入力したデータに基づいてアドレスを生成しア
ドレスバス１３に出力する。

【００３０】アドレス発生器５はパイプライン動作を行
なって、例えば、前記式１の演算を実行するが、ＣＰＵ
１はアドレス発生器５が演算を実行して、１次元アドレ
スを生成し出力できるように、アドレス発生器５のアド
レスをアドレスデコーダ１１に対して送出する。これら
の動作は、言換えればＣＰＵ１があたかもアドレスバス
１３を駆動していると同様の結果を示す。また、連続し
たベクトルアドレスが、例えば、式２で示されるとき、
アドレス発生器５は連続して１次元アドレスを発生でき
ることとなる。

【００３１】また、アドレス発生器５をソースアドレ
ス、処理部材１を出力アドレスに（又は、その逆に）す
れば、画像メモリ１５のアクセスを効率よく実行し得
る。また、本実施例で、アドレス発生器５をソースアド
レス、処理部材１を出力アドレスに（又は、その逆に）
すれば、画像メモリ１５のアクセスを効率よく実行し得
る。

【００３２】〈実施例２〉図４は、本発明に基づく画像
処理装置の第二の実施例の要部の構成を示すブロック図
であり、画像処理装置が上記実施例１の構成に加えてＣ
ＰＵ（処理部材）１に２組のバスを接続する構成を持つ
場合のアドレス発生器５の接続例を示し、第二の、アド
レスバス２’およびデータバス３’に接続する第二の記
憶装置としてのメモリ１６が示されている。

【００３３】本実施例では、メモリ１５側は上記実施例
１と同様の動作および機能を有し、メモリ１６側は処理
部材１（ＣＰＵ、ＤＳＰ等）本来の動作を行なう。本実
施例では、第一の記憶装置としてのメモリ１５と第二の
記憶装置としてのメモリ１６を同時にアクセスして、メ
モリ１５を入力装置、メモリ１６を出力装置（その逆、
或いは両方共に入力装置又は出力装置）として用いるこ
とができる。また、メモリ１５を接続することで複雑な
アドレス発生を行ない、メモリ１６側はＣＰＵ、ＤＳＰ
等の処理部材１にとって負担の軽い処理、例えばアドレ
ス発生の負担の軽いアドレス配置を受持たせることがで
きる。

【００３４】〈実施例３〉図５は、本発明に基づく画像
処理装置の第三の実施例の要部の構成を示すブロック図
であり、上記実施例２において、メモリ１６側にも第二
の、アドレスバス２’およびデータバス３’に接続して
いる第二のアドレス発生部１０’が示されている。本実
施例ではメモリ５、１６側で共にアドレス発生器５、
５’によりアドレスを発生させることができる。従っ
て、この構成の場合、処理部材１はアドレス発生機能を
必要としないから処理部材１の構成を簡単にし得る。

【００３５】〈実施例４〉図６は、本発明に基づく画像
処理装置の第四の実施例の要部の構成を示すブロック図
であり、前記実施例１において、アドレス発生器側にも
２ポートを持たせた例である。具体的には、前記実施例
１において、ＣＰＵ１に接続する、第二のアドレスバス
２’およびデータバス３’に接続するメモリ１６と、ア
ドレス発生部１０のデータ発生器５と接続し且つＣＰＵ
１とメモリ１６の間で第二のアドレスバス２’と接続す
る第二のデータデコーダ１１’とを有し、アドレス発生
器５がＣＰＵ１とメモリ１６との間で第二のデータバス
３’と接続する。

【００３６】本実施例では、アドレス発生器５とメモリ
１５に対するアドレスと、その補間係数を生成するの
で、ＣＰＵ１は同一サイクル又は別々のサイクルで、メ
モリ１５のデータと、図７に示されているような補間係
数をアクセスする。

【００３７】図７は、１次元配列におけるデータと補間
係数の関係を示している。図７Ａは、データ（図７Ａの
例では、値「２」で示されるｘ点）に対する補間係数の
発生を１次元的に示し、初期値Ｘｏ（「１．８」）、増
分値Ｘ１（「０．５」）結果Ｘ２（「２．３」、「２．
８」）が図示されている。図７Ｂには、アドレス発生器
５出力アドレス（左側）および生成補間係数（右側）が
例示されている。

【００３８】図８は、本発明に基づくアドレス発生器５
の構成例を示すブロック図であり、図９は、アドレス発
生器５の第一の実施例を示し、図１０は、アドレス発生
器５の第二の実施例を示す。

【００３９】図８には、処理部材としてのＣＰＵとバス
２、３を介して接続し初期パラメータの設定や内部デー
タ（例えばアドレスレジスタの内容など）を読み出す入
出力インターフェイス５１と、入出力インターフェイス
５１を介して入力する初期パラメータ等に基づいてベク
トルアドレスおよび近傍アドレスを生成する座標部５２
と、入出力インターフェイス５１に接続すると共に座標
部５２で生成されたベクトルアドレスを入力して１次元
アドレスに変換して出力する座標変換部５３（図１３）
と、入出力インターフェイス５１、座標部５２、および
座標変換部５３を制御すると共に座標部５２で生成する
ベクトルアドレスの変位を決定するコントロール部５４
が示されている。

【００４０】アドレス発生器５は、生成アドレスとし
て、例えば、１，２，３次元アドレス配列又は任意関数
アドレス、フィルタリングアドレスを発生するよう座標
変換部５３を構成することができ、アドレス（アクセス
アドレス）は１サイクル毎に生成される。例えば、画像
メモリ１５上のデータ列に対してのアクセスアドレス
（１次元アドレス）は、前述した式１により決定でき
る。

【００４１】図８には、座標部５２としてＸ座標ブロッ
ク、Ｙ座標ブロック、およびＺ座標ブロック（それぞれ
図１２）からなる３つのブロックが示され、Ｘ，Ｙ，Ｚ
座標の各ブロックは、ベクトル演算式（例えば、Ｘ_n+1
＝Ｘｎ＋ｄＸＹ_n+1＝Ｙｎ＋ｄＹＺ_n+1＝Ｚｎ＋ｄ
Ｚ；但し、Ｘ_n+1，Ｙ_n+1，Ｚ_n+1は点_n+1のアドレ
ス、Ｘｎ，Ｙｎ，Ｚｎは点ｎのアドレスを生成する。

【００４２】座標部５２はこの場合１〜３次元アドレス
を生成するが、本発明では座標部５２の構成は３次元に
限られない。例えば、Ｚ座標ブロックを加えた４次元座
標ブロックとして構成することもでき、この場合、座標
部５２は基本的に３次までのアドレス演算と同様の方法
により１〜４次元のベクトルアドレスを生成できる。５
次元以上についても同様である。

【００４３】しかしながら説明上、以下、本発明のアド
レスデータ発生器５の実施例の説明において座標部５２
は３次元座標ブロックから構成されているものとする。

【００４４】更に、座標部５２では、フィルタリングや
補間アドレスのための近傍アドレスの生成も行なってい
る。近傍アドレスは、例えば、１次元の３点フィルタで
は、点Ｘに対してＸ_n-1，Ｘｎ，Ｘ_n+1のアドレスとし
て生成される。また、２次元の補間アドレスでは図１１
に示すように４点の近傍アドレスを必要とする。

【００４５】このようなアドレスの変位は、前述したよ
うに処理部材１によりコントロール部５４にセットされ
た変位手段、例えば、コマンド、モード設定値、或いは
変位テーブルなどで決定する。

【００４６】〈実施例５〉図１０は、本発明に基づくア
ドレス発生器５の第一の実施例を示す。図１０には、図
８において、座標部５２のＸ座標ブロック５２１（図１
３参照）、Ｙ座標ブロック５２２、およびＺ座標ブロッ
ク５２３と、コントロール部５４とに接続し、ベクトル
アドレスと所定しきい値とから生成されたアドレスが対
象領域の内にあるかどうかを処理部材に知らせるための
ステータス（状態ビット）を生成しアドレスバスに出力
する領域判定部５５（図１５）を含むアドレス発生器５
が示されている。

【００４７】本実施例によれば、処理部材としてのＣＰ
Ｕ１は、生成されたアドレスが対象領域（図２に示した
プレーン）の内に有るか否かを知ることができる。ま
た、この領域判定の結果をアドレスベクトルの移動条件
に使用し得る。

【００４８】〈実施例６〉図１１は、本発明に基づくア
ドレス発生器の第二の実施例を示す。図１１には、図１
０において、座標部５２のＸ座標ブロック５２１、Ｙ座
標ブロック５２２、およびＺ座標ブロック５２３と、座
標変換部５３と、コントロール部５４とに接続し、ベク
トルアドレスの小数部（図１２参照）から補間係数を生
成する補間係数発生器５６（図１６）を含むアドレス発
生器５が示されている。本実施例では、補間係数発生器
５６の付加により、アドレス発生器５は上記実施例のア
ドレス発生器の機能に加え、生成するアドレスと同一サ
イクルで補間係数を生成する機能を持つ。

【００４９】図１２は本発明に基づくアドレス発生器５
の座標部５２の構成要素であるＸ座標ブロック５２１の
一実施例を示す構成図であり、３次元の場合、Ｙ座標ブ
ロック５２２、Ｚ座標ブロック５２３も同様の構成であ
る。

【００５０】図１２で、「Ｘｏ．Ｘｏ」は、ベクトルア
ドレスの初期値をセットし、アドレス発生器５の動作
後、次ポイントのアドレスとなる。例えば、Ｘｏ．Ｘｏ＝Ｘｏ．Ｘｏ＋ＤＸ．ＤＸ又はＸｏ．Ｘｏ＝
Ｘｏ．Ｘｏ＋ＩＸ．ＩＸとなる。ここでは、ベクトルの増（減）分値であり、ベ
クトルの方向と刻み（ピッチ）を指定する。また、「Ｉ
Ｘ．ＩＸ」は、フィルタなどの変位係数であり、この変
位は、入出力インターフェイス５１によりサイクル毎に
指定するか、コントロール部５４の変位テーブルなどで
指定する。

【００５１】また、「ＡＤＤＲ」は、初期値又は（ｎ−
１）個目のアドレスに対して「ＤＸ．ＤＸ」を加算す
る。「ＭＵＸ１」は、Ｒｅｇ１への設定を初期値か更新
値に切替え、「ＭＵＸ２」は、「ＩＸ．ＩＸ」の値を入
出力インターフェイス５１かコントロール部５４のいず
れから入力するかによって切替える。更に、「ＭＵＸ
３」は、座標部５２のＸ，Ｙ，Ｚ座標ブロックの出力
を、「ＡＤＤＲ」の入力か、出力かに切替え、ポストイ
ンクかプリインクかを指定する。

【００５２】図１３は、本発明に基づくアドレス発生器
５の構成要素である座標変換部５３の実施例を示す構成
図であり、記号「ＢＡＳＥ」は、画像メモリのオフセッ
トアドレスを、「Ｌｘ」は、Ｘ方向のピクセル（ＰＩＸ
ＣＥＬ）値を、「ＬｘＬｙ」は２次元平面のピクセル値
を示し、「ＭＵＸ１」は、１，２，３次元アドレスの切
替えを「ＡＤＤＲ１，２，３」，「ＭＵＬ１，２」は、Ａ（Ｐｎ，Ｑｎ，Ｒｎ）＝ＢＡＳＥ＋Ｐｎ＋Ｑｎ＊Ｌｘ＋Ｒｎ＊Ｌｘ＊Ｌｙ …式１を演算する。更に、「Ｓｈｉｆｔ」は２値化データのア
ドレス発生のためのＸ座標アドレスを、例えば、１／１
６，１／３２等の値にシフトさせる。

【００５３】図１３の座標変換部はＸ，Ｙ，Ｚベクトル
アドレスを１次元アドレスに変換する。座標変換部の出
力は、アドレス出力としてメモリアクセスに使用され
る。また、例えば、３次元画像処理等で２値化されたデ
ータは、１bit／PIXCEL（ピクセル）で表現されるた
め、１６bit や３２bit のアクセスでは、１６PIXCEL，
３２PIXCELがアクセスされる。そこで、これら１６bit
や３２bit のデータのどこでこのデータが有効か無効か
を示すマスクデータ（１６bit のときはＸ座標の下位４
bit 、３２bit の時は５bit ）を使用する。このマスク
データを、処理部材としてのＣＰＵ１が入出力インター
フェイス５１を介して読み出すか、図示しない外部回路
でデータにマスクすることで、２値化データのビット判
定をする。

【００５４】領域判定ブロック５４は、発生するアドレ
スと予めＣＰＵ１で設定された境界値とを比較し、領域
の内か外かを示すステータス（状態ビット）を生成す
る。このステータスは１方向のベクトルアドレスの領域
判定に使用する。また、この領域判定の結果は、ベクト
ルの移動条件にも使用する。

【００５５】補間係数発生器５５は、座標部５２のＸ座
標５２１、Ｙ座標５２２、Ｚ座標５２３で生成される
Ｘ，Ｙ，Ｚベクトルデータの小数部（図７参照）から１
〜３次元アドレス毎の補間係数を生成する。

【００５６】本発明に基づくアドレス発生器５の第二の
実施例において、アドレス発生器５の内部は、パイプラ
イン動作をし、１サイクル毎にアドレス、補間係数、マ
スクデータなどを出力する。従って、１つのアドレスが
生成されたら、自動的にパイプラインが更新されるよう
なコントロールにしておけば、内部、外部に特別なメモ
リをおく必要がない。

【００５７】また、本実施例において、アドレス発生器
５に発生させる領域を、ベクトル空間として設定するこ
とにより、処理部材１からその都度パラメータを設定す
ることなく動作させること（自己ループ）ができる。自
己ループ機能を用いれば、例えば、図１７に示すよう
に、２次元アドレス空間１００でスタートアドレス１１
０（Ｘｓ，Ｙｓ）とエンドアドレス（Ｘｅ，Ｙｅ）を設
定するだけで、必要なメモリ空間を逐次アクセスする。

【００５８】図８、９、１０の本発明に基づくアドレス
発生器の構成例を示したが、この他にもＲＡＭ、ＲＯＭ
や任意の関数を発生する手段によっても本発明を実現で
きる。なお、ＲＡＭやＲＯＭによる場合は、予め必要な
アドレス列をセットしておけばよい。また、図８、９、
１０に示すようなアドレス発生器は、ＬＳＩ化により高
信頼性を持った小型のハードウエアとして実現できる。

【００５９】本発明による画像処理装置を動作させるた
めのソフトウエアは、特殊な言語（例えば、アセンブ
ラ）を必要とせず、汎用のＣＰＵ又はＤＳＰを処理部材
とするならば、その入出力デバイスとして記述するだけ
でよい。従って、シンプルで易しいソウトウエアの記述
が実現できる。なお、ビットスライス方式等による専用
演算器を処理部材とする場合でも、ソフトウエアの記述
は複雑にならない。

【００６０】また、Ｘ，Ｙ，Ｚの３次元アドレス空間に
対するフィルタリングアドレス等の指定には図１７に示
すように幾つかの方法がある。例えば、図１７Ａに示す
ように、サイクル毎に処理部材（ＣＰＵ、ＤＳＰ等）が
設定する方法では、サイクルＳ（１，２，３，４・・
・）毎に変位Ｐ（（０，０，０），（−１，０，０），
（０，−１，０），・・・）をＸ，Ｙ，Ｚ座標のＩＸ．
ＩＸレジスタにセットする。また、複雑なフィルタを図
１７Ｂに示すように立方体（キュービック）としてセッ
トする方法では、仮に、３×３×３のキュービックフィ
ルタとすれば、３×３×３＝２７bit だからビット単位
のＯＮ／ＯＦＦでフィルタポイントの有無を表せば３２
bit で表すことができる。同様に、５×５×５なら１２
５bit で、１２５＜１２８＝３２bit ×４であるから、
立方体は３２bit の倍数で表現し得る。

【００６１】

【発明の効果】上述したように、本発明の画像処理装置
において、アドレス発生器は処理部材とは独立に動作し
得る。従って、任意断面のスライス像や３次元画像作成
のための処理時間を短縮し得る。

【００６２】また、処理部材から見てアドレス発生器は
０次元のＩ／０デバイスと看做することができ、補間係
数は、そのポイント毎の係数として与えることができる
ので、ソフトウエアの記述を簡略化し得る。従って、ソ
フトウエア開発の時間を短縮できるので画像処理システ
ムの開発コストの低減を図り得る。

【００６３】更に、本発明のアドレス発生器は、ＬＳＩ
化することで部品の減少を実現することができ、また、
汎用のＣＰＵやＤＳＰ等と簡単に接続することができる
ので、ハードウエアの構成を簡素化し得る。

【図面の簡単な説明】

【図１】本発明に基づく画像処理装置におけるアドレス
発生器の接続構成例を示すブロック図である。

【図２】画像メモリ内の画像データの配列の状態を示す
概念図である。

【図３】本発明に基づく画像処理装置の第一の実施例の
要部の構成を示すブロック図である。

【図４】本発明に基づく画像処理装置の第二の実施例の
要部の構成を示すブロック図である。

【図５】本発明に基づく画像処理装置の第三の実施例の
要部の構成を示すブロック図である。

【図６】本発明に基づく画像処理装置の第四の実施例の
要部の構成を示すブロック図である。

【図７】１次元配列におけるデータと補間係数との関係
を示す概念図であり、部分図Ａは、補間係数を図示し、
部分図Ｂは、アドレス発生器による生成補間係数を例示
する。

【図８】本発明に基づくアドレス発生器の構成例を示す
ブロック図である。

【図９】本発明に基づくアドレス発生器の第一の実施例
を示す。

【図１０】本発明に基づくアドレス発生器の第二の実施
例を示す。

【図１１】２次元の補間アドレスに必要な近傍アドレス
を示す概念図である。

【図１２】本発明に基づくアドレス発生器の座標部の構
成要素であるＸ座標ブロックの一実施例を示す構成図で
ある。

【図１３】本発明に基づくアドレス発生器の構成要素で
ある座標変換部の一実施例を示す構成図である。

【図１４】本発明に基づくアドレス発生器の自己ループ
機能を示す模式図である。

【図１５】アドレスの変位の指定方法の例を示し、部分
図Ａはサイクル毎に設定する方法を、部分図Ｂは、複雑
なフィルタを立方体として設定する方法を示す。

【符号の説明】

１ＣＰＵ（処理部材）２、２’ アドレスバス３、３’ データバス５、５’ アドレス発生器１０、１０’ アドレス発生部１１、１１’ アドレスデコーダ１２、１２’ バッファ１４、１４’ アドレス選択ライン１５画像メモリ（（第一の）記憶装置）１６メモリ（第二の記憶装置）５１入出力インターフェイス５２座標部５３座標変換部５４コントロール部５５領域判定部５６補間係数発生器５２１Ｘ座標変換部５２２Ｙ座標変換部５２３Ｚ座標変換部

Claims

【特許請求の範囲】

【請求項１】演算部を有する処理部材と、その処理部
材に接続する、アドレスバスおよびデータバスと、アド
レスバスおよびデータバスに接続し前記処理部材から入
力したデータに基づいてアドレスを生成するアドレス発
生器とを備えることを特徴とする画像処理装置。
【請求項２】演算部を有する処理部材と、その処理部
材に接続する、アドレスバスおよびデータバスと、当該
アドレスバスおよびデータバスと接続する、アドレス発
生部および記憶装置とを備え、アドレス発生部が、前記
アドレスバスと接続するアドレスデコーダと、前記アド
レスバスと接続するバッファと、前記バッファを介した
アドレスバス、前記アドレスデコーダ、および前記デー
タバスとに接続するアドレス発生器とを有し、前記アド
レスデコーダが、前記処理部材または前記アドレス発生
器のいずれか一方のアドレスを選択して、そのアドレス
を前記バッファに出力し、前記アドレス発生器が前記処
理部材から入力したデータに基づいてアドレスを生成し
バッファを介したアドレスバスに出力することを特徴と
する画像処理装置。
【請求項３】前記処理部に接続する、第二の、アドレ
スバスおよびデータバスと、当該アドレスバスおよびデ
ータバスに接続する第二の記憶装置とを有することを特
徴とする請求項２記載の画像処理装置。
【請求項４】前記第二の、アドレスバスおよびデータ
バスに接続する第二のアドレス発生部を有することを特
徴とする請求項３記載の画像処理装置。
【請求項５】前記アドレス発生部のデータ発生器と接
続し且つ前記処理部材と第二の記憶装置の間で前記第二
のアドレスバスと接続する第二のアドレスデコーダを有
し、前記アドレス発生器が前記処理部材と第二記憶装置
の間で前記第二のデータバスと接続していることを特徴
とする請求項３記載の画像処理装置。
【請求項６】前記処理部材が、汎用或いは専用の、中
央処理装置、デジタル信号処理装置、または専用の演算
器のいずれか一つであることを特徴とする請求項２ない
し５のいずれか１項に記載の画像処理装置。
【請求項７】入出力インターフェイスと、当該入出力
インターフェイスを介して入力するデータに基づいてベ
クトルアドレスおよび近傍アドレスを生成する座標部
と、前記入出力インターフェイスに接続すると共に座標
部で生成されたベクトルアドレスを入力してアドレスを
生成し出力する座標変換部と、前記入出力インターフェ
イス、前記座標部、及び座標変換部を制御すると共に座
標部のベクトルアドレスの変位を決定するコントロール
部とを備えることを特徴とするアドレス発生器。
【請求項８】前記座標部および前記コントロール部に
接続し、前記ベクトルアドレスと所定のしきい値とから
ステータスを生成し前記アドレスバスに出力する領域判
定部を含むことを特徴とする請求項７記載のアドレス発
生器。
【請求項９】前記座標部、前記座標変換部、および前
記コントロール部に接続し、前記ベクトルアドレスの小
数部から補間係数を生成する補間係数発生器を含むこと
を特徴とする請求項８記載のアドレス発生器。
【請求項１０】前記データが初期データまたはパラメ
ータのいずれかであり、前記座標部がＸ座標ブロック、
Ｙ座標ブロック、およびＺ座標ブロックからなり、前記
座標部のベクトルアドレスの変位が前記コントロール部
に設定された変位手段により決定されることを特徴とす
る請求項７ないし９のいずれか１項に記載のアドレス発
生器。