JPH05109281A - アドレス変化検知回路 - Google Patents
アドレス変化検知回路Info
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- JPH05109281A JPH05109281A JP3298509A JP29850991A JPH05109281A JP H05109281 A JPH05109281 A JP H05109281A JP 3298509 A JP3298509 A JP 3298509A JP 29850991 A JP29850991 A JP 29850991A JP H05109281 A JPH05109281 A JP H05109281A
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Abstract
(57)【要約】
【目的】 半導体記憶装置において、ＡＴＤ回路による
内部同期信号の発生タイミングを速くし、アクセスの高
速化を図る。 【構成】 ＡＴＤ回路の初段入力に、入力バッファ回路
を構成する後段のインバータ２よりも論理しきい値の低
いインバータ５を設け、インバータ１の出力を入力す
る。
内部同期信号の発生タイミングを速くし、アクセスの高
速化を図る。 【構成】 ＡＴＤ回路の初段入力に、入力バッファ回路
を構成する後段のインバータ２よりも論理しきい値の低
いインバータ５を設け、インバータ１の出力を入力す
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置におい
て内部同期信号を発生させるためのアドレス変化検知回
路（以下ＡＴＤ回路）に関するものである。
て内部同期信号を発生させるためのアドレス変化検知回
路（以下ＡＴＤ回路）に関するものである。
【０００２】
【従来の技術】図３(a) は従来のＡＴＤ回路を中心とす
る回路構成図を示し、図において、１，２は入力バッフ
ァ回路を構成するインバータであり、それぞれ駆動能力
の異なるトランジスタを組み合わせて構成され、図３
(b) のようなＣＭＯＳ構造を有している。通常のＭＯＳ
半導体記憶装置はＴＴＬと直結可能なようにしてあり、
外部からＴＴＬレベルの入力（ＶIH／ＶIL＝２．２
（Ｖ）／０．８（Ｖ））が入っても動作するようにして
ある。そのため、入力バッファ回路は特別な論理回路が
使用してある。つまり、Ｉ１は論理しきい値がＶCC＝５
（Ｖ）で、１．５（Ｖ）となるようにしてある。そのた
めに、ＣＭＯＳ構成のインバータの場合、Ｎチャネルト
ランジスタのディメンジョンをＰチャネルトランジスタ
のディメンジョンに比べてかなり大きくしてあり、Ｎチ
ャネルトランジスタの駆動力はＰチャネルトランジスタ
の駆動力よりもかなり大きい。
る回路構成図を示し、図において、１，２は入力バッフ
ァ回路を構成するインバータであり、それぞれ駆動能力
の異なるトランジスタを組み合わせて構成され、図３
(b) のようなＣＭＯＳ構造を有している。通常のＭＯＳ
半導体記憶装置はＴＴＬと直結可能なようにしてあり、
外部からＴＴＬレベルの入力（ＶIH／ＶIL＝２．２
（Ｖ）／０．８（Ｖ））が入っても動作するようにして
ある。そのため、入力バッファ回路は特別な論理回路が
使用してある。つまり、Ｉ１は論理しきい値がＶCC＝５
（Ｖ）で、１．５（Ｖ）となるようにしてある。そのた
めに、ＣＭＯＳ構成のインバータの場合、Ｎチャネルト
ランジスタのディメンジョンをＰチャネルトランジスタ
のディメンジョンに比べてかなり大きくしてあり、Ｎチ
ャネルトランジスタの駆動力はＰチャネルトランジスタ
の駆動力よりもかなり大きい。
【０００３】Ｄは遅延回路を構成するインバータであ
る。また４はインバータ２の出力を反転させてトランス
ファーゲート２０に出力するインバータであり、１０は
インバータ２の出力を受けるトランスファーゲートであ
る。そして上記トランスファーゲート１０，２０は上記
遅延回路を構成するインバータＤ及びインバータ３によ
る反転出力で制御され、その出力がそれぞれインバータ
６に入力されるようになっている。なお、ａ，ｂ，ｃ，
ｄ，ｅ，ｆ，ｇはノードを表わす。
る。また４はインバータ２の出力を反転させてトランス
ファーゲート２０に出力するインバータであり、１０は
インバータ２の出力を受けるトランスファーゲートであ
る。そして上記トランスファーゲート１０，２０は上記
遅延回路を構成するインバータＤ及びインバータ３によ
る反転出力で制御され、その出力がそれぞれインバータ
６に入力されるようになっている。なお、ａ，ｂ，ｃ，
ｄ，ｅ，ｆ，ｇはノードを表わす。
【０００４】次に動作を各ノードでの動作波形を示す４
図を用いて説明する。入力バッファ回路を構成するイン
バータ１は上述のように、Ｎチャネルトランジスタの駆
動力が大きいため、その出力であるノードｂでは、
“Ｈ”→“Ｌ”に変化するのは極めて速く、“Ｌ”→
“Ｈ”に変化するのはかなり遅くなる。しかしながら、
チップ内部のアドレス信号において、“Ｈ”レベルと
“Ｌ”レベルで動作速度に差があると、チップ全体とし
てのアクセスタイムの高速化にとって不利となるため、
これを補正するために、後段のインバータ２もインバー
タ１と同等のＰＮレシオにしてある。これにより、ノー
ドｂが“Ｌ”→“Ｈ”のとき遅くなってもノードｃでは
補正がかけられ、“Ｈ”→“Ｌ”と“Ｌ”→“Ｈ”が同
程度の時間となる。このように、アドレス信号の“Ｈ”
と“Ｌ”レベル入力に対するレベル反転動作の差がなく
なった（ノードｃの波形図参照）ところで、インバータ
Ｄと３，４，６、トランスファーゲート１０，２０で構
成されたＡＴＤ回路に信号を送り、ＡＴＤパルスを発生
させる。
図を用いて説明する。入力バッファ回路を構成するイン
バータ１は上述のように、Ｎチャネルトランジスタの駆
動力が大きいため、その出力であるノードｂでは、
“Ｈ”→“Ｌ”に変化するのは極めて速く、“Ｌ”→
“Ｈ”に変化するのはかなり遅くなる。しかしながら、
チップ内部のアドレス信号において、“Ｈ”レベルと
“Ｌ”レベルで動作速度に差があると、チップ全体とし
てのアクセスタイムの高速化にとって不利となるため、
これを補正するために、後段のインバータ２もインバー
タ１と同等のＰＮレシオにしてある。これにより、ノー
ドｂが“Ｌ”→“Ｈ”のとき遅くなってもノードｃでは
補正がかけられ、“Ｈ”→“Ｌ”と“Ｌ”→“Ｈ”が同
程度の時間となる。このように、アドレス信号の“Ｈ”
と“Ｌ”レベル入力に対するレベル反転動作の差がなく
なった（ノードｃの波形図参照）ところで、インバータ
Ｄと３，４，６、トランスファーゲート１０，２０で構
成されたＡＴＤ回路に信号を送り、ＡＴＤパルスを発生
させる。
【０００５】以下ノードｃの各レベル時におけるインバ
ータ６の出力を考察する。 (1) ノードｃが“Ｈ”→“Ｌ”と変化する場合 いまノードｃが“Ｈ”のときノードｄも“Ｈ”であるか
ら、トランスファーゲート１０は開、トランスファーゲ
ート２０は閉の状態である。従って、ノードｆにはノー
ドｃの信号そのものが伝わっている。そしてノードｃが
“Ｈ”→“Ｌ”と変化すると、ノードｆも同期して
“Ｈ”→“Ｌ”と変化する。そしてインバータＤにより
ノードｄが数ｎｓ遅れて変化すると、トランスファーゲ
ート２０が開、トランスファーゲート１０は閉の状態と
なり、ノードｆにはノードｅの信号が伝わる。ノードｅ
はノードｃが変化した際に、すばやく“Ｈ”になってお
り、ノードｆは再び“Ｈ”となる。即ち、ノードｆは
“Ｈ”→“Ｌ”→“Ｈ”と変化することになる。ノード
ｇはノードｆの反転であるので、“Ｌ”→“Ｈ”→
“Ｌ”と変化することになり、このようにしてパルス波
形が得られる。
ータ６の出力を考察する。 (1) ノードｃが“Ｈ”→“Ｌ”と変化する場合 いまノードｃが“Ｈ”のときノードｄも“Ｈ”であるか
ら、トランスファーゲート１０は開、トランスファーゲ
ート２０は閉の状態である。従って、ノードｆにはノー
ドｃの信号そのものが伝わっている。そしてノードｃが
“Ｈ”→“Ｌ”と変化すると、ノードｆも同期して
“Ｈ”→“Ｌ”と変化する。そしてインバータＤにより
ノードｄが数ｎｓ遅れて変化すると、トランスファーゲ
ート２０が開、トランスファーゲート１０は閉の状態と
なり、ノードｆにはノードｅの信号が伝わる。ノードｅ
はノードｃが変化した際に、すばやく“Ｈ”になってお
り、ノードｆは再び“Ｈ”となる。即ち、ノードｆは
“Ｈ”→“Ｌ”→“Ｈ”と変化することになる。ノード
ｇはノードｆの反転であるので、“Ｌ”→“Ｈ”→
“Ｌ”と変化することになり、このようにしてパルス波
形が得られる。
【０００６】(2) ノードｃが“Ｌ”→“Ｈ”と変化する
場合 ノードｃが“Ｌ”のときノードｄも“Ｌ”であるから、
トランスファーゲート２０は開、トランスファーゲート
１０は閉の状態である。従って、ノードｆにはノードｅ
の信号が伝わっている。そして、ノードｃが“Ｌ”→
“Ｈ”と変化すると、ノードｅが“Ｈ”→“Ｌ”と変化
し、ノードｆも“Ｈ”→“Ｌ”と変化する。そしてイン
バータＤによりノードｄが数ｎｓ遅れて変化すると、ト
ランスファーゲート１０は開、トランスファーゲート２
０は閉の状態となり、ノードｆにはノードｃの信号が伝
わる。ノードｃは既に“Ｈ”となっているので、ノード
ｆは“Ｈ”→“Ｌ”→“Ｈ”と変化することになる。ノ
ードｇはノードｆの反転であるから、“Ｌ”→“Ｈ”→
“Ｌ”と変化することになり、このようにしてパルス波
形が得られ、(1) 及び(2) の動作の繰り返しにより内部
同期信号が得られる。
場合 ノードｃが“Ｌ”のときノードｄも“Ｌ”であるから、
トランスファーゲート２０は開、トランスファーゲート
１０は閉の状態である。従って、ノードｆにはノードｅ
の信号が伝わっている。そして、ノードｃが“Ｌ”→
“Ｈ”と変化すると、ノードｅが“Ｈ”→“Ｌ”と変化
し、ノードｆも“Ｈ”→“Ｌ”と変化する。そしてイン
バータＤによりノードｄが数ｎｓ遅れて変化すると、ト
ランスファーゲート１０は開、トランスファーゲート２
０は閉の状態となり、ノードｆにはノードｃの信号が伝
わる。ノードｃは既に“Ｈ”となっているので、ノード
ｆは“Ｈ”→“Ｌ”→“Ｈ”と変化することになる。ノ
ードｇはノードｆの反転であるから、“Ｌ”→“Ｈ”→
“Ｌ”と変化することになり、このようにしてパルス波
形が得られ、(1) 及び(2) の動作の繰り返しにより内部
同期信号が得られる。
【０００７】
【発明が解決しようとする課題】従来のＡＴＤ回路は以
上のように構成されているので、入力バッファ回路にお
けるレベル変化遅れの補正により遅延が発生し、その後
の信号から内部同期信号を発生させなければならず、ア
クセスタイムの高速化のために用いる内部同期信号とし
ては、パルスの発生が遅すぎて効果が小さくなるという
問題点があった。
上のように構成されているので、入力バッファ回路にお
けるレベル変化遅れの補正により遅延が発生し、その後
の信号から内部同期信号を発生させなければならず、ア
クセスタイムの高速化のために用いる内部同期信号とし
ては、パルスの発生が遅すぎて効果が小さくなるという
問題点があった。
【０００８】また、インバータ４の存在でノードｅの位
相がノードｃの逆位相に対してズレが生じて回路動作が
非対称となり、ノードｆにおけるパルスの発生タイミン
グが入力バッファ回路の出力の変化時で異なり、同一の
パルス幅を有する内部同期信号が得られないという問題
もあった。
相がノードｃの逆位相に対してズレが生じて回路動作が
非対称となり、ノードｆにおけるパルスの発生タイミン
グが入力バッファ回路の出力の変化時で異なり、同一の
パルス幅を有する内部同期信号が得られないという問題
もあった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、ＡＴＤパルスの発生を速くする
とともに、入力バッファ回路の出力のどの変化時にも一
定のタイミングでＡＴＤパルスを発生することができる
ＡＴＤ回路を提供することを目的とする。
ためになされたもので、ＡＴＤパルスの発生を速くする
とともに、入力バッファ回路の出力のどの変化時にも一
定のタイミングでＡＴＤパルスを発生することができる
ＡＴＤ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るＡＴＤ回
路は、ＡＴＤ回路の入力段に、入力バッファ回路を構成
する後段のインバータよりも論理しきい値の低いインバ
ータを設け、該インバータに前記入力バッファ回路を構
成する初段のインバータ出力を入力するようにしたもの
である。
路は、ＡＴＤ回路の入力段に、入力バッファ回路を構成
する後段のインバータよりも論理しきい値の低いインバ
ータを設け、該インバータに前記入力バッファ回路を構
成する初段のインバータ出力を入力するようにしたもの
である。
【００１１】
【作用】この発明においては、アドレス検知のための信
号に入力バッファ回路初段のインバータの出力を用いる
ようにしたから、ＡＴＤパルスを早期に発生させること
ができ、また各トランスファーゲート前段にインバータ
を配置することで回路動作を対象的にすることができ
る。
号に入力バッファ回路初段のインバータの出力を用いる
ようにしたから、ＡＴＤパルスを早期に発生させること
ができ、また各トランスファーゲート前段にインバータ
を配置することで回路動作を対象的にすることができ
る。
【００１２】
【実施例】以下、この発明の一実施例によるＡＴＤ回路
を図について説明する。図１において、図３と同一符号
は同一または相当部分を示し、５は入力バッファ回路を
構成する初段のインバータ１の出力を入力とするインバ
ータであり、その出力は遅延回路を構成するインバータ
Ｄ，トランスファーゲート１０，インバータ４０に入力
されており、さらにインバータ２の論理しきい値よりも
低いしきい値を有するものである。またインバータ４０
の論理しきい値は従来のものに比べ低い値となってい
る。
を図について説明する。図１において、図３と同一符号
は同一または相当部分を示し、５は入力バッファ回路を
構成する初段のインバータ１の出力を入力とするインバ
ータであり、その出力は遅延回路を構成するインバータ
Ｄ，トランスファーゲート１０，インバータ４０に入力
されており、さらにインバータ２の論理しきい値よりも
低いしきい値を有するものである。またインバータ４０
の論理しきい値は従来のものに比べ低い値となってい
る。
【００１３】次に動作原理について図２を参照しつつ説
明する。インバータ１，２は従来例と同様に構成され、
インバータ１はＴＴＬレベルを受けるために論理しきい
値を１．５（Ｖ）程度に設定してある。従って、ノード
ｂは“Ｈ”になるのが遅く、“Ｌ”になるのは速いとい
う特性をもっている。インバータ２はこの特性を緩和す
るために、論理しきい値を通常インバータより下げてあ
る。これにより、ノードｃでは立上がり，立下がり時間
がほぼ差がなくなっている。一方、インバータ５はイン
バータ２よりもさらに論理しきい値を下げてあり、この
ためノードｈは“Ｈ”になるのが遅く、“Ｌ”になるの
は速いという特性を持たせてある。こうすることによ
り、ノードｂが“Ｈ”になるのが遅くても早期にインバ
ータ５は反転を始めるため、ノードｈは外部アドレス入
力ａが変化して極めて短い時間に反転し始めることにな
る。このように従来例において、ノードｃをノードｈに
置き換えることにより、全く同じ原理で回路は動作す
る。つまり、インバータ５を新設し、論理しきい値を低
く設定することにより、ノードｂでの立上がり，立下が
り時間のずれの影響を小さくできる。
明する。インバータ１，２は従来例と同様に構成され、
インバータ１はＴＴＬレベルを受けるために論理しきい
値を１．５（Ｖ）程度に設定してある。従って、ノード
ｂは“Ｈ”になるのが遅く、“Ｌ”になるのは速いとい
う特性をもっている。インバータ２はこの特性を緩和す
るために、論理しきい値を通常インバータより下げてあ
る。これにより、ノードｃでは立上がり，立下がり時間
がほぼ差がなくなっている。一方、インバータ５はイン
バータ２よりもさらに論理しきい値を下げてあり、この
ためノードｈは“Ｈ”になるのが遅く、“Ｌ”になるの
は速いという特性を持たせてある。こうすることによ
り、ノードｂが“Ｈ”になるのが遅くても早期にインバ
ータ５は反転を始めるため、ノードｈは外部アドレス入
力ａが変化して極めて短い時間に反転し始めることにな
る。このように従来例において、ノードｃをノードｈに
置き換えることにより、全く同じ原理で回路は動作す
る。つまり、インバータ５を新設し、論理しきい値を低
く設定することにより、ノードｂでの立上がり，立下が
り時間のずれの影響を小さくできる。
【００１４】以下ノードｂの各レベル時におけるインバ
ータ６の出力を考察する。 (1) ノードｂが“Ｌ”→“Ｈ”と変化する場合 インバータ５は論理しきい値が低く設定してあるので、
ノードｂがごくわずかに変化した時点でノードｈは高速
に“Ｈ”→“Ｌ”となろうとする。ノードｈが“Ｈ”の
ときノードｄも“Ｈ”であるから、トランスファーゲー
ト１０は開、トランスファーゲート２０は閉の状態であ
る。従って、ノードｆにはノードｈの信号そのものが伝
わっている。次いでノードｈが“Ｈ”→“Ｌ”と変化す
るとノードｆも“Ｈ”→“Ｌ”と変化する。この際、ノ
ードｈは高速に“Ｌ”を駆動できるので、ノードｆが
“Ｌ”となるの同様に速い。そしてノードｄが遅れて変
化すると、トランスファーゲート２０が開、トランスフ
ァーゲート１０は閉の状態となり、ノードｆにはノード
ｅの信号が伝わる。ノードｅはノードｈが変化した際
に、すばやく“Ｈ”になっており、ノードｆは再び
“Ｈ”となる。即ち、“Ｈ”→“Ｌ”→“Ｈ”と変化す
ることになる。ノードｇはノードｆの反転であるので、
“Ｌ”→“Ｈ”→“Ｌ”と変化することになり、パルス
波形が得られる。
ータ６の出力を考察する。 (1) ノードｂが“Ｌ”→“Ｈ”と変化する場合 インバータ５は論理しきい値が低く設定してあるので、
ノードｂがごくわずかに変化した時点でノードｈは高速
に“Ｈ”→“Ｌ”となろうとする。ノードｈが“Ｈ”の
ときノードｄも“Ｈ”であるから、トランスファーゲー
ト１０は開、トランスファーゲート２０は閉の状態であ
る。従って、ノードｆにはノードｈの信号そのものが伝
わっている。次いでノードｈが“Ｈ”→“Ｌ”と変化す
るとノードｆも“Ｈ”→“Ｌ”と変化する。この際、ノ
ードｈは高速に“Ｌ”を駆動できるので、ノードｆが
“Ｌ”となるの同様に速い。そしてノードｄが遅れて変
化すると、トランスファーゲート２０が開、トランスフ
ァーゲート１０は閉の状態となり、ノードｆにはノード
ｅの信号が伝わる。ノードｅはノードｈが変化した際
に、すばやく“Ｈ”になっており、ノードｆは再び
“Ｈ”となる。即ち、“Ｈ”→“Ｌ”→“Ｈ”と変化す
ることになる。ノードｇはノードｆの反転であるので、
“Ｌ”→“Ｈ”→“Ｌ”と変化することになり、パルス
波形が得られる。
【００１５】(2) ノードｂが“Ｈ”→“Ｌ”と変化する
場合 インバータ５は論理しきい値を低く設定してあるので、
ノードｂが“Ｈ”→“Ｌ”と変化した場合は、ノードｈ
の“Ｌ”→“Ｈ”は遅くなる。しかしながら、入力バッ
ファ回路を構成する初段のインバータ１は論理しきい値
が低く設定してあるので、インバータ５の入力であるノ
ードｂが“Ｌ”となるのは極めて速い。従って、ノード
ｈが“Ｌ”→“Ｈ”と変化するのは“Ｈ”→“Ｌ”と変
化するのと大差がない。一方、インバータ４０の論理し
きい値を下げてあるので、ノードｈが“Ｈ”になり始め
るとすぐに反転し始める。従って、ノードｅも高速に
“Ｈ”→“Ｌ”となろうとする。ノードｈが“Ｌ”のと
きｄも“Ｌ”であるから、Ｔ２は開、Ｔ１は閉の状態で
ある。従って、ノードｆにはノードｅの信号が伝わり、
ノードｃが“Ｌ”→“Ｈ”と変化すると、ノードｅが
“Ｈ”→“Ｌ”と変化し、ノードｆも“Ｈ”→“Ｌ”と
変化する。ノードｄが遅れて変化すると、トランスファ
ーゲート１０は開、トランスファーゲート２０は閉の状
態となり、ノードｆにはノードｃの信号が伝わる。ノー
ドｃは既に“Ｈ”となっているのて、ノードｆは“Ｈ”
→“Ｌ”→“Ｈ”と変化することになる。ノードｇはノ
ードｆの反転であるから、“Ｌ”→“Ｈ”→“Ｌ”と変
化することになり、パルス波形が得られる。
場合 インバータ５は論理しきい値を低く設定してあるので、
ノードｂが“Ｈ”→“Ｌ”と変化した場合は、ノードｈ
の“Ｌ”→“Ｈ”は遅くなる。しかしながら、入力バッ
ファ回路を構成する初段のインバータ１は論理しきい値
が低く設定してあるので、インバータ５の入力であるノ
ードｂが“Ｌ”となるのは極めて速い。従って、ノード
ｈが“Ｌ”→“Ｈ”と変化するのは“Ｈ”→“Ｌ”と変
化するのと大差がない。一方、インバータ４０の論理し
きい値を下げてあるので、ノードｈが“Ｈ”になり始め
るとすぐに反転し始める。従って、ノードｅも高速に
“Ｈ”→“Ｌ”となろうとする。ノードｈが“Ｌ”のと
きｄも“Ｌ”であるから、Ｔ２は開、Ｔ１は閉の状態で
ある。従って、ノードｆにはノードｅの信号が伝わり、
ノードｃが“Ｌ”→“Ｈ”と変化すると、ノードｅが
“Ｈ”→“Ｌ”と変化し、ノードｆも“Ｈ”→“Ｌ”と
変化する。ノードｄが遅れて変化すると、トランスファ
ーゲート１０は開、トランスファーゲート２０は閉の状
態となり、ノードｆにはノードｃの信号が伝わる。ノー
ドｃは既に“Ｈ”となっているのて、ノードｆは“Ｈ”
→“Ｌ”→“Ｈ”と変化することになる。ノードｇはノ
ードｆの反転であるから、“Ｌ”→“Ｈ”→“Ｌ”と変
化することになり、パルス波形が得られる。
【００１６】このように本実施例によれば、トランスフ
ァーゲート１０の前段にインバータ２よりも論理しきい
値の低いインバータ５を設け、入力バッファ回路を構成
するインバータの前段のインバータ１の出力を入力する
ようにしたから、ノードａの変化に迅速に追従してノー
ドｈが変化するようになり、入力バッファ回路によるパ
ルスの遅延が生じることがなくなる。
ァーゲート１０の前段にインバータ２よりも論理しきい
値の低いインバータ５を設け、入力バッファ回路を構成
するインバータの前段のインバータ１の出力を入力する
ようにしたから、ノードａの変化に迅速に追従してノー
ドｈが変化するようになり、入力バッファ回路によるパ
ルスの遅延が生じることがなくなる。
【００１７】また、ノードｈとノードｅ前段にインバー
タ５，４０が配置されているため、回路的にほぼ対象的
な構成となり、ノードｅとノードｈにおけるレベル変化
のズレが低減され、ノードｆにおけるパルスの発生タイ
ミングが入力バッファ回路の各レベル変化時でほぼ等し
くなり、同一のパルス幅を有する内部同期信号が得られ
るようになる。
タ５，４０が配置されているため、回路的にほぼ対象的
な構成となり、ノードｅとノードｈにおけるレベル変化
のズレが低減され、ノードｆにおけるパルスの発生タイ
ミングが入力バッファ回路の各レベル変化時でほぼ等し
くなり、同一のパルス幅を有する内部同期信号が得られ
るようになる。
【００１８】
【発明の効果】以上のように、この発明に係るＡＴＤ回
路によれば、アドレス検知のための信号に入力バッファ
回路初段のインバータの出力を用いるようにしたから、
ＡＴＤパルスを早期に発生させることができ、半導体記
憶装置のさらなる高速化を図ることができ、また各トラ
ンスファーゲート前段にインバータを配置することで回
路動作を対象的にすることができ、ＡＴＤパルスの発生
タイミングを一定とすることができるという効果があ
る。
路によれば、アドレス検知のための信号に入力バッファ
回路初段のインバータの出力を用いるようにしたから、
ＡＴＤパルスを早期に発生させることができ、半導体記
憶装置のさらなる高速化を図ることができ、また各トラ
ンスファーゲート前段にインバータを配置することで回
路動作を対象的にすることができ、ＡＴＤパルスの発生
タイミングを一定とすることができるという効果があ
る。
【図１】この発明の一実施例によるＡＴＤ回路を中心と
する回路構成図。
する回路構成図。
【図２】この発明の一実施例によるＡＴＤ回路の動作波
形図。
形図。
【図３】従来のＡＴＤ回路を中心とする回路構成図。
【図４】従来のＡＴＤ回路の動作波形図。
１，２ 入力バッファ回路を構成するインバータ ５ トランスファーゲート１０前段のインバータ ６ ＡＴＤ出力段のインバータ ４０ トランスファーゲート２０前段のインバータ Ｄ 遅延回路を構成するインバータ
Claims (1)
- 【請求項１】 アドレス信号とその遅延信号との排他的
論理和により出力端子に内部同期信号を発生させるアド
レス変化検知回路において、 駆動能力の異なるトランジスタを用いて構成されたイン
バータを２段接続して構成された入力バッファ回路と、 該入力バッファ回路の後段のインバータよりも低い論理
しきい値を有し、上記入力バッファ回路の初段のインバ
ータ出力を受けて上記出力端子に出力する第１のインバ
ータを備えた第１の信号経路と、 上記第１のインバータ出力を受けてこれを反転させ、上
記出力端子に出力する第２のインバータを備えた第２の
信号経路と、 上記第１のインバータ出力を受け、これを遅延させて遅
延信号を作成する遅延手段とを備え、 上記遅延信号と上記第１または第２のインバータ出力と
の排他的論理和による内部同期信号を発生するように構
成したことを特徴とするアドレス変化検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298509A JPH05109281A (ja) | 1991-10-15 | 1991-10-15 | アドレス変化検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298509A JPH05109281A (ja) | 1991-10-15 | 1991-10-15 | アドレス変化検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109281A true JPH05109281A (ja) | 1993-04-30 |
Family
ID=17860640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3298509A Pending JPH05109281A (ja) | 1991-10-15 | 1991-10-15 | アドレス変化検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109281A (ja) |
-
1991
- 1991-10-15 JP JP3298509A patent/JPH05109281A/ja active Pending
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