JPH05109745A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05109745A JPH05109745A JP3271142A JP27114291A JPH05109745A JP H05109745 A JPH05109745 A JP H05109745A JP 3271142 A JP3271142 A JP 3271142A JP 27114291 A JP27114291 A JP 27114291A JP H05109745 A JPH05109745 A JP H05109745A
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- emitter
- type emitter
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Abstract
(57)【要約】
【目的】 エミッタ−ベ−ス接合間に逆方向に電圧を印
加した際のホットキャリヤ効果を抑制し、特性劣化を回
避した、高信頼性を有する微細なバイポ−ラトランジス
タを提供する。 【構成】 バイポ−ラトランジスタのエミッタ拡散領域
を、Ｎ+型エミッタ電極６からの不純物拡散により形成
されたＮ+型エミッタ拡散領域７と、前記Ｎ+型エミッタ
電極６の側壁に設けた、高濃度のリンを含有するＰＳＧ
膜からなるサイドウオ−ル・スペ−サ８からの不純物拡
散により、前記Ｎ+型エミッタ拡散領域７の表面近傍に
接続し、前記Ｎ+型エミッタ拡散領域７より不純物濃度
が低く形成されたＮ-型拡散領域９から構成する。
加した際のホットキャリヤ効果を抑制し、特性劣化を回
避した、高信頼性を有する微細なバイポ−ラトランジス
タを提供する。 【構成】 バイポ−ラトランジスタのエミッタ拡散領域
を、Ｎ+型エミッタ電極６からの不純物拡散により形成
されたＮ+型エミッタ拡散領域７と、前記Ｎ+型エミッタ
電極６の側壁に設けた、高濃度のリンを含有するＰＳＧ
膜からなるサイドウオ−ル・スペ−サ８からの不純物拡
散により、前記Ｎ+型エミッタ拡散領域７の表面近傍に
接続し、前記Ｎ+型エミッタ拡散領域７より不純物濃度
が低く形成されたＮ-型拡散領域９から構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、より
詳しくはバイポ−ラトランジスタの構造に関する。
詳しくはバイポ−ラトランジスタの構造に関する。
【０００２】
【従来の技術】最近の半導体集積回路の高速化、高集積
化に伴い、バイポ−ラトランジスタにおいては、エミッ
タ電極として多結晶シリコン層が多く採用されている。
化に伴い、バイポ−ラトランジスタにおいては、エミッ
タ電極として多結晶シリコン層が多く採用されている。
【０００３】この種の半導体装置の構造例を図２に示
す。
す。
【０００４】図２において、バイポ−ラトランジスタ
は、縦型ＮＰＮバイポ−ラトランジスタでウオシュト・
エミッタ構造をなし、Ｐ型シリコン基板１の主表面にＮ
+ 型埋め込み層２を介して形成されたコレクタ領域をな
すＮ型エピタキシャル成長シリコン層３と、その中に形
成されたＰ型ベ−ス拡散領域５と、このＰ型ベ−ス拡散
領域５上に形成された層間絶縁膜をなす酸化膜１０内の
エミッタ開孔領域１１に形成されたＮ+ 型多結晶シリコ
ン層からなるＮ+ 型エミッタ電極６と、このＮ+型エミ
ッタ電極６からのＮ+ 型不純物拡散により形成されたＮ
+ 型エミッタ拡散領域７から構成されている。なお、図
中、４はフィ−ルド酸化膜である。また、コレクタ及び
べ−ス電極引出し領域は省略してある。
は、縦型ＮＰＮバイポ−ラトランジスタでウオシュト・
エミッタ構造をなし、Ｐ型シリコン基板１の主表面にＮ
+ 型埋め込み層２を介して形成されたコレクタ領域をな
すＮ型エピタキシャル成長シリコン層３と、その中に形
成されたＰ型ベ−ス拡散領域５と、このＰ型ベ−ス拡散
領域５上に形成された層間絶縁膜をなす酸化膜１０内の
エミッタ開孔領域１１に形成されたＮ+ 型多結晶シリコ
ン層からなるＮ+ 型エミッタ電極６と、このＮ+型エミ
ッタ電極６からのＮ+ 型不純物拡散により形成されたＮ
+ 型エミッタ拡散領域７から構成されている。なお、図
中、４はフィ−ルド酸化膜である。また、コレクタ及び
べ−ス電極引出し領域は省略してある。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
ような従来の半導体装置においては、Ｎ+型多結晶シリ
コン層からなるＮ+型エミッタ電極６がＰ型ベ−ス拡散
領域５上に形成された酸化膜１０にオ−バ−ラップして
いるため、文献１；Applied Physics Letters 13,264 1
968 "Excesscurrent generation due to reverse bias
P-N junction stress" 及び文献２ ；Proceedings I
EEE 1989 Bipolar Circuits and Technology Meeting,
140 1989 "Temperature dependence of emitter-base
reverse stress degradation and its mechanismanaly
zed by MOS structures "に開示されているように、エ
ミッタ−ベ−ス接合間に逆方向に電圧を印加した際のホ
ットキャリヤ効果に起因した以下のような問題点があ
る。
ような従来の半導体装置においては、Ｎ+型多結晶シリ
コン層からなるＮ+型エミッタ電極６がＰ型ベ−ス拡散
領域５上に形成された酸化膜１０にオ−バ−ラップして
いるため、文献１；Applied Physics Letters 13,264 1
968 "Excesscurrent generation due to reverse bias
P-N junction stress" 及び文献２ ；Proceedings I
EEE 1989 Bipolar Circuits and Technology Meeting,
140 1989 "Temperature dependence of emitter-base
reverse stress degradation and its mechanismanaly
zed by MOS structures "に開示されているように、エ
ミッタ−ベ−ス接合間に逆方向に電圧を印加した際のホ
ットキャリヤ効果に起因した以下のような問題点があ
る。
【０００６】すなわち、エミッタ−ベ−ス接合間に逆方
向に電圧を印加すると、エミッタ−ベ−ス接合近傍の逆
方向電界によりキャリヤである電子が加速され、そのキ
ャリヤの一部は界面準位をつくったり、エミッタ−ベ−
ス接合近傍の酸化膜中にトラップされる。その結果、そ
れらの界面準位やトラップされた電子により、順方向ベ
−ス再結合電流が流れ、バイポ−ラトランジスタの電流
増幅率ｈFEの劣化等が起る。
向に電圧を印加すると、エミッタ−ベ−ス接合近傍の逆
方向電界によりキャリヤである電子が加速され、そのキ
ャリヤの一部は界面準位をつくったり、エミッタ−ベ−
ス接合近傍の酸化膜中にトラップされる。その結果、そ
れらの界面準位やトラップされた電子により、順方向ベ
−ス再結合電流が流れ、バイポ−ラトランジスタの電流
増幅率ｈFEの劣化等が起る。
【０００７】特に、近年のバイポ−ラトランジスタにお
ける電源電圧を一定にしてのスケ−リングにより、ベ−
ス領域は高濃度され、上記の現象はより大きな問題とな
っている。
ける電源電圧を一定にしてのスケ−リングにより、ベ−
ス領域は高濃度され、上記の現象はより大きな問題とな
っている。
【０００８】さらに、この劣化現象は、回路的にエミッ
タ−ベ−ス接合間に逆方向電圧印加の起るＢｉ−ＣＭＯ
Ｓ回路において顕著である。
タ−ベ−ス接合間に逆方向電圧印加の起るＢｉ−ＣＭＯ
Ｓ回路において顕著である。
【０００９】そこで、本発明はこのような問題点を解決
するものであり、その目的とするところは、エミッタ−
ベ−ス接合間に逆方向に電圧を印加した際のホットキャ
リヤ効果を抑制し、特性劣化を回避した、高信頼性を有
する微細なバイポ−ラトランジスタを提供するところに
ある。
するものであり、その目的とするところは、エミッタ−
ベ−ス接合間に逆方向に電圧を印加した際のホットキャ
リヤ効果を抑制し、特性劣化を回避した、高信頼性を有
する微細なバイポ−ラトランジスタを提供するところに
ある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
少なくともバイポ−ラトランジスタを具備する半導体装
置において、前記バイポ−ラトランジスタの第一導電型
ベ−ス拡散領域上に形成された多結晶シリコン層からな
る第二導電型エミッタ電極と、前記第二導電型エミッタ
電極の側壁に配設された、第二導電型不純物を含有する
絶縁膜からなるサイドウオ−ル・スペ−サと、前記第二
導電型エミッタ電極からの不純物拡散により形成された
第二導電型の第一拡散領域と、前記サイドウオ−ル・ス
ペ−サからの不純物拡散により、前記第一拡散領域の表
面近傍に接続し、前記第一拡散領域より不純物濃度が低
く形成された第二導電型の第二拡散領域から構成されて
なるエミッタ拡散領域を具備することを特徴とする。
少なくともバイポ−ラトランジスタを具備する半導体装
置において、前記バイポ−ラトランジスタの第一導電型
ベ−ス拡散領域上に形成された多結晶シリコン層からな
る第二導電型エミッタ電極と、前記第二導電型エミッタ
電極の側壁に配設された、第二導電型不純物を含有する
絶縁膜からなるサイドウオ−ル・スペ−サと、前記第二
導電型エミッタ電極からの不純物拡散により形成された
第二導電型の第一拡散領域と、前記サイドウオ−ル・ス
ペ−サからの不純物拡散により、前記第一拡散領域の表
面近傍に接続し、前記第一拡散領域より不純物濃度が低
く形成された第二導電型の第二拡散領域から構成されて
なるエミッタ拡散領域を具備することを特徴とする。
【００１１】
【実施例】以下、本発明の代表的な実施例を図面を用い
て具体的に説明する。
て具体的に説明する。
【００１２】図１は、本発明の一実施例を示す半導体装
置の断面図である。なお、図中、１〜７、１０は上記図
２の従来の半導体装置と全く同一のものである。
置の断面図である。なお、図中、１〜７、１０は上記図
２の従来の半導体装置と全く同一のものである。
【００１３】図１において、バイポ−ラトランジスタ
は、縦型ＮＰＮバイポ−ラトランジスタでウオシュト・
エミッタ構造をなし、Ｐ型シリコン基板１の主表面にＮ
+型埋め込み層２を介して形成されたコレクタ領域をな
すＮ型エピタキシャル成長シリコン層３と、その中に形
成されたＰ型ベ−ス拡散領域５とを有する。さらに、前
記Ｐ型ベ−ス拡散領域５上には、Ｎ+型多結晶シリコン
層からなるＮ+型エミッタ電極６が形成され、前記Ｎ+型
エミッタ電極６の側壁には、１０〜２０ｍｏｌ％程度の
高濃度のリンを含有するリンガラス（ＰＳＧ）膜からな
るサイドウオ−ル・スペ−サ８が設けられている。ま
た、エミッタ拡散領域は、前記Ｎ+型エミッタ電極６か
らの不純物拡散により形成されたＮ+型エミッタ拡散領
域７と、前記サイドウオ−ル・スペ−サ８からの不純物
拡散により、前記Ｎ+型エミッタ拡散領域７の表面近傍
に接続し、前記Ｎ+型エミッタ拡散領域７より不純物濃
度が低く形成されたＮ-型拡散領域９から構成されてい
る。なお、コレクタ及びべ−ス電極引出し領域は省略し
てある。
は、縦型ＮＰＮバイポ−ラトランジスタでウオシュト・
エミッタ構造をなし、Ｐ型シリコン基板１の主表面にＮ
+型埋め込み層２を介して形成されたコレクタ領域をな
すＮ型エピタキシャル成長シリコン層３と、その中に形
成されたＰ型ベ−ス拡散領域５とを有する。さらに、前
記Ｐ型ベ−ス拡散領域５上には、Ｎ+型多結晶シリコン
層からなるＮ+型エミッタ電極６が形成され、前記Ｎ+型
エミッタ電極６の側壁には、１０〜２０ｍｏｌ％程度の
高濃度のリンを含有するリンガラス（ＰＳＧ）膜からな
るサイドウオ−ル・スペ−サ８が設けられている。ま
た、エミッタ拡散領域は、前記Ｎ+型エミッタ電極６か
らの不純物拡散により形成されたＮ+型エミッタ拡散領
域７と、前記サイドウオ−ル・スペ−サ８からの不純物
拡散により、前記Ｎ+型エミッタ拡散領域７の表面近傍
に接続し、前記Ｎ+型エミッタ拡散領域７より不純物濃
度が低く形成されたＮ-型拡散領域９から構成されてい
る。なお、コレクタ及びべ−ス電極引出し領域は省略し
てある。
【００１４】ここで、Ｎ+型エミッタ拡散領域７と、Ｎ-
型拡散領域９の不純物濃度及び接合深さは、それぞれ
０．１〜０．２μｍ、０．０５〜０．１５μｍ、１Ｘ１
０17〜５Ｘ１０18ｃｍ-3程度に設定される。
型拡散領域９の不純物濃度及び接合深さは、それぞれ
０．１〜０．２μｍ、０．０５〜０．１５μｍ、１Ｘ１
０17〜５Ｘ１０18ｃｍ-3程度に設定される。
【００１５】上記実施例の構造によれば、バイポ−ラト
ランジスタのＮ+型エミッタ領域７の表面近傍に接続
し、前記Ｎ+型エミッタ電極６の側壁に設けられた、高
濃度のリンを含有するＰＳＧ膜からなるサイドウオ−ル
・スペ−サ８からのリンの不純物拡散により形成された
低濃度のＮ-型拡散領域９が配設されているため、逆方
向電圧印加の際のエミッタ−ベ−ス接合間の電界ピ−ク
を緩和し、エミッタ−ベ−ス接合間の逆方向電圧印加に
起因したホットキャリヤ効果を抑制することができる。
その結果、微細化に伴う、バイポ−ラトランジスタのホ
ットキャリヤ効果の問題は回避することができ、微細
で、高性能なバイポ−ラトランジスタを実現せしめるこ
とができる。
ランジスタのＮ+型エミッタ領域７の表面近傍に接続
し、前記Ｎ+型エミッタ電極６の側壁に設けられた、高
濃度のリンを含有するＰＳＧ膜からなるサイドウオ−ル
・スペ−サ８からのリンの不純物拡散により形成された
低濃度のＮ-型拡散領域９が配設されているため、逆方
向電圧印加の際のエミッタ−ベ−ス接合間の電界ピ−ク
を緩和し、エミッタ−ベ−ス接合間の逆方向電圧印加に
起因したホットキャリヤ効果を抑制することができる。
その結果、微細化に伴う、バイポ−ラトランジスタのホ
ットキャリヤ効果の問題は回避することができ、微細
で、高性能なバイポ−ラトランジスタを実現せしめるこ
とができる。
【００１６】さらに、基板上に形成された前記Ｎ+型エ
ミッタ電極６の側壁には、サイドウオ−ル・スペ−サ８
が設けられているため、上層配線層の被覆性が向上し、
断線やショ−ト等のない配線の信頼性の高い半導体素子
が得られる。
ミッタ電極６の側壁には、サイドウオ−ル・スペ−サ８
が設けられているため、上層配線層の被覆性が向上し、
断線やショ−ト等のない配線の信頼性の高い半導体素子
が得られる。
【００１７】次に、図１に示す半導体装置の製造方法を
図３（ａ）〜図３（ｄ）について順次説明する。なお、
図において図１の実施例と同一あるいは相当部分は同一
符号を用いている。
図３（ａ）〜図３（ｄ）について順次説明する。なお、
図において図１の実施例と同一あるいは相当部分は同一
符号を用いている。
【００１８】（１）図３（ａ）は、本発明による半導体
装置を製造するために予備加工された半導体基板の一部
を示す。図において、Ｐ型シリコン基板１上にＮ+型埋
め込み層２が形成され、その上にＮ型エピタキシャル成
長シリコン層３が形成されている。さらに、Ｎ型エピタ
キシャル成長シリコン層３内にはフィ−ルド酸化膜４及
びＰ型ベ−ス拡散領域５がそれぞれ形成されが形成され
ている。その後, 気相成長（ＣＶＤ）法により多結晶シ
リコン層を堆積後、砒素の６０〜１００ｋｅＶ、５Ｘ１
０15〜５Ｘ１０16ｃｍ-3程度のイオン注入法を行い、そ
の後、フォトエッチング法でＮ+型エミッタ電極６を形
成した状態を示す。
装置を製造するために予備加工された半導体基板の一部
を示す。図において、Ｐ型シリコン基板１上にＮ+型埋
め込み層２が形成され、その上にＮ型エピタキシャル成
長シリコン層３が形成されている。さらに、Ｎ型エピタ
キシャル成長シリコン層３内にはフィ−ルド酸化膜４及
びＰ型ベ−ス拡散領域５がそれぞれ形成されが形成され
ている。その後, 気相成長（ＣＶＤ）法により多結晶シ
リコン層を堆積後、砒素の６０〜１００ｋｅＶ、５Ｘ１
０15〜５Ｘ１０16ｃｍ-3程度のイオン注入法を行い、そ
の後、フォトエッチング法でＮ+型エミッタ電極６を形
成した状態を示す。
【００１９】（２）図３（ｂ）は、前記基板上にＣＶＤ
法によりリン濃度が１０〜２０ｍｏｌ％程度のＰＳＧ膜
１１を５０００〜１００００Å程度堆積した状態を示
す。
法によりリン濃度が１０〜２０ｍｏｌ％程度のＰＳＧ膜
１１を５０００〜１００００Å程度堆積した状態を示
す。
【００２０】（３）図３（ｃ）は、前記ＰＳＧ膜１１を
反応性イオンエッチング（ＲＩＥ）法によりエッチング
し、前記Ｎ+型エミッタ電極６の側壁にＰＳＧ膜からな
るサイドウオ−ル・スペ−サ８を形成した状態を示す。
ここで、サイドウオ−ル・スペ−サの幅は０．１５〜
０．３μｍ程度に設定される。
反応性イオンエッチング（ＲＩＥ）法によりエッチング
し、前記Ｎ+型エミッタ電極６の側壁にＰＳＧ膜からな
るサイドウオ−ル・スペ−サ８を形成した状態を示す。
ここで、サイドウオ−ル・スペ−サの幅は０．１５〜
０．３μｍ程度に設定される。
【００２１】（４）図３（ｄ）は、窒素雰囲気で、９０
０〜１０００℃、２０〜６０分間程度のアニ−ル処理を
行うことにより、Ｎ+型エミッタ電極６及びサイドウオ
−ル・スペ−サ８からの砒素及びリンの不純物拡散によ
り、それぞれＮ+型エミッタ拡散領域７と、このＮ+型エ
ミッタ領域７の表面近傍に接続したＮ-型拡散領域９を
形成した状態を示す。なお、この熱処理を調整すること
により、所望の不純物濃度及び接合深さのＮ+型エミッ
タ拡散領域７とＮ-型拡散領域９を設定できる。
０〜１０００℃、２０〜６０分間程度のアニ−ル処理を
行うことにより、Ｎ+型エミッタ電極６及びサイドウオ
−ル・スペ−サ８からの砒素及びリンの不純物拡散によ
り、それぞれＮ+型エミッタ拡散領域７と、このＮ+型エ
ミッタ領域７の表面近傍に接続したＮ-型拡散領域９を
形成した状態を示す。なお、この熱処理を調整すること
により、所望の不純物濃度及び接合深さのＮ+型エミッ
タ拡散領域７とＮ-型拡散領域９を設定できる。
【００２２】以下、従来法により、配線電極の形成等が
なされ、前述の効果を奏する図１に示すようなバイポ−
ラトランジスタが得られる。
なされ、前述の効果を奏する図１に示すようなバイポ−
ラトランジスタが得られる。
【００２３】上記実施例によれば、Ｎ+型エミッタ領域
７の表面近傍に接続したＮ-型拡散領域９の形成におい
ては、フォトリゾグラフィ工程、すなわちマスク等の位
置合わせが不要であり、自己整合的に形成することがで
きる。
７の表面近傍に接続したＮ-型拡散領域９の形成におい
ては、フォトリゾグラフィ工程、すなわちマスク等の位
置合わせが不要であり、自己整合的に形成することがで
きる。
【００２４】なお、上記実施例は、ＮＰＮ型バイポ−ラ
トランジスタの場合について述べたが、本発明はＰＮＰ
型バイポ−ラトランジスタの場合についても有効であ
る。
トランジスタの場合について述べたが、本発明はＰＮＰ
型バイポ−ラトランジスタの場合についても有効であ
る。
【００２５】さらに、本発明は、バイポ−ラトランジス
タとＭＯＳＦＥＴとを同一基板上に具備するＢｉ−ＭＯ
Ｓ半導体装置の場合においても有効である。
タとＭＯＳＦＥＴとを同一基板上に具備するＢｉ−ＭＯ
Ｓ半導体装置の場合においても有効である。
【００２６】以上、本発明を実施例に基いて説明した
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
【００２７】
【発明の効果】以上述べたように、本発明の半導体装置
によれば、バイポ−ラトランジスタのエミッタ拡散領域
の表面近傍に接続し、エミッタ電極の側壁に設けられた
高濃度の不純物を含有する絶縁膜膜からなるサイドウオ
−ル・スペ−サからの不純物拡散により形成された低濃
度の拡散領域が配設されているため、エミッタ−ベ−ス
接合間の電界ピ−クを緩和し、逆方向電圧印加の際のエ
ミッタ−ベ−ス接合間の逆方向電圧印加に起因したホッ
トキャリヤ効果を抑制することができる。その結果、微
細化に伴うなう、バイポ−ラトランジスタのホットキャ
リヤ効果の問題は回避することができ、微細で、高性能
なバイポ−ラトランジスタを実現せしめることができ
る。
によれば、バイポ−ラトランジスタのエミッタ拡散領域
の表面近傍に接続し、エミッタ電極の側壁に設けられた
高濃度の不純物を含有する絶縁膜膜からなるサイドウオ
−ル・スペ−サからの不純物拡散により形成された低濃
度の拡散領域が配設されているため、エミッタ−ベ−ス
接合間の電界ピ−クを緩和し、逆方向電圧印加の際のエ
ミッタ−ベ−ス接合間の逆方向電圧印加に起因したホッ
トキャリヤ効果を抑制することができる。その結果、微
細化に伴うなう、バイポ−ラトランジスタのホットキャ
リヤ効果の問題は回避することができ、微細で、高性能
なバイポ−ラトランジスタを実現せしめることができ
る。
【００２８】さらに、基板上に形成されたエミッタ電極
の側壁には、サイドウオ−ル・スペ−サが設けられてい
るため、上層配線層の被覆性が向上し、断線やショ−ト
等のない配線の信頼性の高い半導体素子が得られる効果
がある。
の側壁には、サイドウオ−ル・スペ−サが設けられてい
るため、上層配線層の被覆性が向上し、断線やショ−ト
等のない配線の信頼性の高い半導体素子が得られる効果
がある。
【図１】 本発明の半導体装置の一実施例を示す断面図
である。
である。
【図２】 従来の半導体装置示す断面図である。
【図３】 図１に示す半導体装置の製造工程別断面図で
ある。
ある。
１ Ｐ型シリコン基板 ２ Ｎ+型埋め込み層 ３ Ｎ型エピタキシャル成長シリコン層 ４ フィ−ルド酸化膜 ５ Ｐ型ベ−ス拡散領域 ６ Ｎ+型エミッタ電極 ７ Ｎ+型エミッタ拡散領域 ８ サイドウオ−ル・スペ−サ ９ Ｎ-型拡散領域 １０ 酸化膜 １１ ＰＳＧ膜
Claims (1)
- 【請求項１】 少なくともバイポ−ラトランジスタを具
備する半導体装置において、 前記バイポ−ラトランジスタの第一導電型ベ−ス拡散領
域上に形成された多結晶シリコン層からなる第二導電型
エミッタ電極と、 前記第二導電型エミッタ電極の側壁に配設された、第二
導電型不純物を含有する絶縁膜からなるサイドウオ−ル
・スペ−サと、 前記第二導電型エミッタ電極からの不純物拡散により形
成された第二導電型の第一拡散領域と、前記サイドウオ
−ル・スペ−サからの不純物拡散により、前記第一拡散
領域の表面近傍に接続し、前記第一拡散領域より不純物
濃度が低く形成された第二導電型の第二拡散領域から構
成されてなるエミッタ拡散領域を具備することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271142A JPH05109745A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271142A JPH05109745A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109745A true JPH05109745A (ja) | 1993-04-30 |
Family
ID=17495910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271142A Pending JPH05109745A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5605849A (en) * | 1994-10-07 | 1997-02-25 | National Semiconductor Corporation | Use of oblique implantation in forming base of bipolar transistor |
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
-
1991
- 1991-10-18 JP JP3271142A patent/JPH05109745A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5899723A (en) * | 1994-10-07 | 1999-05-04 | National Semiconductor Corporation | Oblique implantation in forming base of bipolar transistor |
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
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