JPH05109753A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- JPH05109753A JPH05109753A JP3291562A JP29156291A JPH05109753A JP H05109753 A JPH05109753 A JP H05109753A JP 3291562 A JP3291562 A JP 3291562A JP 29156291 A JP29156291 A JP 29156291A JP H05109753 A JPH05109753 A JP H05109753A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- collector
- type
- collector layer
- base
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
- H10D62/138—Pedestal collectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】カットオフ周波数と最大発振周波数と間の設計
トレードオフを解消し、超高速のバイポーラトランジス
タを提供することを目的とする。 【構成】真性トランジスタ領域にｎ+ 型ＧａＡｓコレク
タ層１０３とｎ型ＧａＡｓコレクタ層１０５が積層形成
され、その外側にｉ型ＧａＡｓコレクタ層１０４が形成
され、ｎ+ 型ＧａＡｓコレクタ層１０３上に一部ｉ型Ｇ
ａＡｓコレクタ層１０４に延在するようにｎ型ＧａＡｓ
コレクタ層１０５が形成され、ｎ型ＧａＡｓコレクタ層
１０５上の外側にはｐ型ＧａＡｓ外部ベース層１０６が
形成され、ｎ型ＧａＡｓコレクタ層１０５上にｐ+ 型Ａ
ｌx Ｇａ1-x Ａｓベース層１０７、さらにこの上のｎ型
ＧａＡｓコレクタ層１０５の範囲内に局在してベース層
１０７との間でヘテロ接合を構成するエミッタ層１０８
〜１１２が形成される。
トレードオフを解消し、超高速のバイポーラトランジス
タを提供することを目的とする。 【構成】真性トランジスタ領域にｎ+ 型ＧａＡｓコレク
タ層１０３とｎ型ＧａＡｓコレクタ層１０５が積層形成
され、その外側にｉ型ＧａＡｓコレクタ層１０４が形成
され、ｎ+ 型ＧａＡｓコレクタ層１０３上に一部ｉ型Ｇ
ａＡｓコレクタ層１０４に延在するようにｎ型ＧａＡｓ
コレクタ層１０５が形成され、ｎ型ＧａＡｓコレクタ層
１０５上の外側にはｐ型ＧａＡｓ外部ベース層１０６が
形成され、ｎ型ＧａＡｓコレクタ層１０５上にｐ+ 型Ａ
ｌx Ｇａ1-x Ａｓベース層１０７、さらにこの上のｎ型
ＧａＡｓコレクタ層１０５の範囲内に局在してベース層
１０７との間でヘテロ接合を構成するエミッタ層１０８
〜１１２が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、超高速動作用のバイポ
ーラトランジスタに関する。
ーラトランジスタに関する。
【０００２】
【従来の技術】バイポーラトランジスタは、微細化して
高電流密度動作をさせると高周波特性やスイッチング特
性に優れているため、マイクロ波用トランジスタや高速
論理用トランジスタとして使用されている。一般に、バ
イポーラトランジスタの高速化のために、その高速性を
示す指標としてのカットオフ周波数ｆT や最大発信周波
数ｆMAX を高くするよう各種パラメータを設定する。ｆ
T 、ｆMAX はそれぞれ、 ｆT ＝１／２π（τE ＋τB ＋τC ） ｆMAX ＝（ｆT ／８πＲB ＣC ）1/2 にて与えられる。ただし、τE 、τB 、τC はそれぞれ
エミッタ充電時間、ベース走行時間、コレクタ走行時間
を表し、ＲB 、ＣC はそれぞれベース抵抗、コレクタ接
合容量を表す。
高電流密度動作をさせると高周波特性やスイッチング特
性に優れているため、マイクロ波用トランジスタや高速
論理用トランジスタとして使用されている。一般に、バ
イポーラトランジスタの高速化のために、その高速性を
示す指標としてのカットオフ周波数ｆT や最大発信周波
数ｆMAX を高くするよう各種パラメータを設定する。ｆ
T 、ｆMAX はそれぞれ、 ｆT ＝１／２π（τE ＋τB ＋τC ） ｆMAX ＝（ｆT ／８πＲB ＣC ）1/2 にて与えられる。ただし、τE 、τB 、τC はそれぞれ
エミッタ充電時間、ベース走行時間、コレクタ走行時間
を表し、ＲB 、ＣC はそれぞれベース抵抗、コレクタ接
合容量を表す。
【０００３】したがって上式より、ｆT を高くするに
は、各種時定数を小さくすれば良く、また、ｆMAX を高
くするには、ｆT を高くし、かつＲB ＣC を小さくすれ
ば良いことがわかる。しかし、実際にはベース層の厚さ
をＷB 、コレクタ空乏層の厚さをＷCDEPとすると、それ
ぞれ比例定数をａ1 ，ａ2 ，ａ3 ，ａ4 として、 τB ＝ａ1 ＷB 、 ＲB ＝ａ2 ／ＷB τC ＝ａ3 ＥCDEP、 ＣC ＝ａ4 ／ＷCDEP なる関係が存在するので、ベース層を薄くしてベース走
行時間を短縮しようとすると、ベース抵抗が増大してｆ
MAX が低くなり、コレクタ空乏層を薄くしてコレクタ走
行時間を短縮しようとすると、コレクタ接合容量が増大
してやはりｆMAX が低くなる。結局、ｆT 、ｆMAX はト
レードオフの関係にあることがわかる。
は、各種時定数を小さくすれば良く、また、ｆMAX を高
くするには、ｆT を高くし、かつＲB ＣC を小さくすれ
ば良いことがわかる。しかし、実際にはベース層の厚さ
をＷB 、コレクタ空乏層の厚さをＷCDEPとすると、それ
ぞれ比例定数をａ1 ，ａ2 ，ａ3 ，ａ4 として、 τB ＝ａ1 ＷB 、 ＲB ＝ａ2 ／ＷB τC ＝ａ3 ＥCDEP、 ＣC ＝ａ4 ／ＷCDEP なる関係が存在するので、ベース層を薄くしてベース走
行時間を短縮しようとすると、ベース抵抗が増大してｆ
MAX が低くなり、コレクタ空乏層を薄くしてコレクタ走
行時間を短縮しようとすると、コレクタ接合容量が増大
してやはりｆMAX が低くなる。結局、ｆT 、ｆMAX はト
レードオフの関係にあることがわかる。
【０００４】これらトレードオフのうち、ベース層に関
するものはヘテロ接合を導入することにより緩和するこ
とができる。エミッタ層にベース層よりも禁制帯幅が大
きい材料を用いることにより、ベース中の多数キャリア
のエミッタ層に対する電位障壁の高さが、エミッタ中の
多数キャリアのベース層に対する電位障壁の高さよりも
高くできるので、エミッタ注入効率を損なうことなくベ
ース層の不純物濃度を上げることができる。
するものはヘテロ接合を導入することにより緩和するこ
とができる。エミッタ層にベース層よりも禁制帯幅が大
きい材料を用いることにより、ベース中の多数キャリア
のエミッタ層に対する電位障壁の高さが、エミッタ中の
多数キャリアのベース層に対する電位障壁の高さよりも
高くできるので、エミッタ注入効率を損なうことなくベ
ース層の不純物濃度を上げることができる。
【０００５】これにより、ベース抵抗を増大させること
なくベース層を薄くして、ベース走行時間を短縮するこ
とが可能である。この構造のトランジスタはヘテロ接合
バイポーラトランジスタと呼ばれ、ＡｌＧａＡｓ／Ｇａ
Ａｓ、ＩｎＰ／ＩｎＧａＡｓ、ＳｉＧｅ／Ｓｉ等のヘテ
ロ材料によって実際に試作され、高い電流増幅率と高い
ｆT 、ｆMAX が得られている。
なくベース層を薄くして、ベース走行時間を短縮するこ
とが可能である。この構造のトランジスタはヘテロ接合
バイポーラトランジスタと呼ばれ、ＡｌＧａＡｓ／Ｇａ
Ａｓ、ＩｎＰ／ＩｎＧａＡｓ、ＳｉＧｅ／Ｓｉ等のヘテ
ロ材料によって実際に試作され、高い電流増幅率と高い
ｆT 、ｆMAX が得られている。
【０００６】一方、コレクタ層に関するトレードオフ
は、ベース層の場合に比べて少々事情が複雑になる。こ
のことを説明するために、図２０に従来のエピタキシャ
ル成長法にて作成した典型的なシリコン・ホモ接合バイ
ポーラトランジスタの模式的な断面図を示す（例えば、
Ｊ．Ｎ．Ｂurghartz et al，Ｉnternational Ｅlectro
n Ｄevices Ｍeeting，Ｔechnical Ｄigest ，９．
３，１９８９）。
は、ベース層の場合に比べて少々事情が複雑になる。こ
のことを説明するために、図２０に従来のエピタキシャ
ル成長法にて作成した典型的なシリコン・ホモ接合バイ
ポーラトランジスタの模式的な断面図を示す（例えば、
Ｊ．Ｎ．Ｂurghartz et al，Ｉnternational Ｅlectro
n Ｄevices Ｍeeting，Ｔechnical Ｄigest ，９．
３，１９８９）。
【０００７】ｎ+ 型シリコン層９２５がエミッタ層、ｐ
+ 型シリコン層９２４がベース層、ｎ- 型シリコン層９
２３がコレクタ層、ｎ+ 型シリコン層９２２がサブコレ
クタ層であり、これらがｐ- 型シリコン基板９２１上に
エピタキシャル成長法によって積層形成されている。ベ
ース電極９２７の引き出しのために、ベース層９２４の
面積はエミッタ層９２５との接合部分の面積よりも大き
くなり、従ってエミッタ層９２５直下の真性トランジス
タ領域の外側に比較的大面積の外部ベース領域が形成さ
れる。
+ 型シリコン層９２４がベース層、ｎ- 型シリコン層９
２３がコレクタ層、ｎ+ 型シリコン層９２２がサブコレ
クタ層であり、これらがｐ- 型シリコン基板９２１上に
エピタキシャル成長法によって積層形成されている。ベ
ース電極９２７の引き出しのために、ベース層９２４の
面積はエミッタ層９２５との接合部分の面積よりも大き
くなり、従ってエミッタ層９２５直下の真性トランジス
タ領域の外側に比較的大面積の外部ベース領域が形成さ
れる。
【０００８】この構造では、ベース電極９２７直下の外
部ベース領域は、ベース層９２４とコレクタ層９２３か
らなるｐｎ接合によって構成されており、本来のトラン
ジスタ動作に対しては寄生容量として働く。このため、
τE を増大させてｆT の低下を招き、時定数ＲB ＣC を
増大させてｆMAX の低下を招く等、素子特性を劣化させ
る働きをする。更に、先に述べたように、τC を短縮す
るためにコレクタ層９２３の不純物濃度を高くしてコレ
クタ空乏層幅を縮めると、ＣC が増大するためにｆMAX
の低下を招く。
部ベース領域は、ベース層９２４とコレクタ層９２３か
らなるｐｎ接合によって構成されており、本来のトラン
ジスタ動作に対しては寄生容量として働く。このため、
τE を増大させてｆT の低下を招き、時定数ＲB ＣC を
増大させてｆMAX の低下を招く等、素子特性を劣化させ
る働きをする。更に、先に述べたように、τC を短縮す
るためにコレクタ層９２３の不純物濃度を高くしてコレ
クタ空乏層幅を縮めると、ＣC が増大するためにｆMAX
の低下を招く。
【０００９】また、コレクタ高注入時にはベース押し出
し効果を抑制するために、やはりコレクタ不純物濃度は
高い方が良いが、不純物濃度を高める必要があるのは電
流を担うキャリアが流れる真性トランジスタ領域であ
り、外部ベース領域の不純物濃度はコレクタ接合容量を
下げるためむしろ低い方が良い。したがって、図２０の
ような素子構造では真性領域と外部ベース領域のそれぞ
れの独立した最適化が極めて困難である。
し効果を抑制するために、やはりコレクタ不純物濃度は
高い方が良いが、不純物濃度を高める必要があるのは電
流を担うキャリアが流れる真性トランジスタ領域であ
り、外部ベース領域の不純物濃度はコレクタ接合容量を
下げるためむしろ低い方が良い。したがって、図２０の
ような素子構造では真性領域と外部ベース領域のそれぞ
れの独立した最適化が極めて困難である。
【００１０】一方、上述した困難を解決しようとした例
もある（例えば、加藤 他、特開昭６３−１４７３７４
号）。これを図２１に示す。このトランジスタは、Ａｌ
ＧａＡｓ／ＧａＡｓ系の化合物半導体で構成されたヘテ
ロ接合バイポーラトランジスタである。このトランジス
タは半絶縁性ＧａＡｓ基板９３１上に、エピタキシャル
成長法によって、ｎ+ 型ＧａＡｓ層９３２、ｎ型ＧａＡ
ｓ層９３３、ｐ型ＧａＡｓ層９３４、ｐ+ 型Ａｌx Ｇａ
1-x Ａｓ層９３６、ｎ型Ａｌx Ｇａ1-x Ａｓ層９３７、
ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層９３８、ｎ型Ａｌx Ｇａ
1-x Ａｓ層９３９、ｎ+ 型ＧａＡｓ層９４０を順次積層
形成したウエハにより構成されている。
もある（例えば、加藤 他、特開昭６３−１４７３７４
号）。これを図２１に示す。このトランジスタは、Ａｌ
ＧａＡｓ／ＧａＡｓ系の化合物半導体で構成されたヘテ
ロ接合バイポーラトランジスタである。このトランジス
タは半絶縁性ＧａＡｓ基板９３１上に、エピタキシャル
成長法によって、ｎ+ 型ＧａＡｓ層９３２、ｎ型ＧａＡ
ｓ層９３３、ｐ型ＧａＡｓ層９３４、ｐ+ 型Ａｌx Ｇａ
1-x Ａｓ層９３６、ｎ型Ａｌx Ｇａ1-x Ａｓ層９３７、
ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層９３８、ｎ型Ａｌx Ｇａ
1-x Ａｓ層９３９、ｎ+ 型ＧａＡｓ層９４０を順次積層
形成したウエハにより構成されている。
【００１１】ここで、Ａｌx Ｇａ1-x Ａｓ層９３６，９
３７及び９３９は、Ａｌの組成比ｘが空間的に変化して
いる領域で、それぞれ基板側から０≦ｘ≦０．１、０．
１≦ｘ≦０．３、０．３≧ｘ≧０と変化させている。ｎ
型ＧａＡｓ層９３３およびｐ+ 型ＧａＡｓ層９３５の真
性トランジスタ領域の外側は、Ｂ等のイオン注入によっ
て高抵抗層９３５とされている。
３７及び９３９は、Ａｌの組成比ｘが空間的に変化して
いる領域で、それぞれ基板側から０≦ｘ≦０．１、０．
１≦ｘ≦０．３、０．３≧ｘ≧０と変化させている。ｎ
型ＧａＡｓ層９３３およびｐ+ 型ＧａＡｓ層９３５の真
性トランジスタ領域の外側は、Ｂ等のイオン注入によっ
て高抵抗層９３５とされている。
【００１２】このトランジスタは、ｎ型Ａｌx Ｇａ1-x
Ａｓ層９３７からｎ+ 型ＧａＡｓ層９４０までがエミッ
タ、ｐ+ 型Ａｌx Ｇａ1-x Ａｓ層９３６がベース、ｎ型
ＧａＡｓ層９３３とｐ型ＧａＡｓ層９３４がコレクタ、
ｎ+ 型ＧａＡｓ層９３２がサブコレクタとして機能す
る。ここで、ｐ型ＧａＡｓ層９３４はｐ型コレクタと呼
ばれ、ＧａＡｓ等の化合物半導体で顕著に現れる速度オ
ーバーシュート効果を有効に引き出してコレクタ中に於
ける電子速度を増大させる働きを持つ。
Ａｓ層９３７からｎ+ 型ＧａＡｓ層９４０までがエミッ
タ、ｐ+ 型Ａｌx Ｇａ1-x Ａｓ層９３６がベース、ｎ型
ＧａＡｓ層９３３とｐ型ＧａＡｓ層９３４がコレクタ、
ｎ+ 型ＧａＡｓ層９３２がサブコレクタとして機能す
る。ここで、ｐ型ＧａＡｓ層９３４はｐ型コレクタと呼
ばれ、ＧａＡｓ等の化合物半導体で顕著に現れる速度オ
ーバーシュート効果を有効に引き出してコレクタ中に於
ける電子速度を増大させる働きを持つ。
【００１３】ｐ型コレクタ層９３４の不純物濃度をｎ型
コレクタ層９３３よりも低く設定しておけば、真性トラ
ンジスタ領域に於けるコレクタ走行時間とコレクタ接合
容量を同時に小さくすることが可能である。さらに、外
部ベース領域は高抵抗化されているため、外部ベースに
起因するコレクタ接合容量も小さく抑えられ、従って極
めい高いｆT 、ｆMAX を得ることができるはずである。
コレクタ層９３３よりも低く設定しておけば、真性トラ
ンジスタ領域に於けるコレクタ走行時間とコレクタ接合
容量を同時に小さくすることが可能である。さらに、外
部ベース領域は高抵抗化されているため、外部ベースに
起因するコレクタ接合容量も小さく抑えられ、従って極
めい高いｆT 、ｆMAX を得ることができるはずである。
【００１４】しかしながら、現実にはコレクタのｐ、ｎ
の濃度をある程度高めなければならないが、イオン注入
によって高抵抗化できる不純物濃度と深さには限界があ
るため、この点から高性能化が制限される。
の濃度をある程度高めなければならないが、イオン注入
によって高抵抗化できる不純物濃度と深さには限界があ
るため、この点から高性能化が制限される。
【００１５】先に述べた困難を解決しようとしたもう一
つの例がある（例えば、加藤、特開昭５９−１８４１３
２号）。その例を図２２に示す。このトランジスタは図
２０の従来例を発展させたもので、真性トランジスタ部
分のコレクタとしてｎ+ 型シリコン層９５１が設けら
れ、その外側にｐ+ 型外部ベース層９５２が設けられて
いる。
つの例がある（例えば、加藤、特開昭５９−１８４１３
２号）。その例を図２２に示す。このトランジスタは図
２０の従来例を発展させたもので、真性トランジスタ部
分のコレクタとしてｎ+ 型シリコン層９５１が設けら
れ、その外側にｐ+ 型外部ベース層９５２が設けられて
いる。
【００１６】この構造では、ｎ+ 型コレクタ層９５１と
ｐ+型外部ベース層９５２の下側は一面にｎ- 型コレク
タ層９２３となっており、外部ベース領域のコレクタ接
合容量が低く抑えられるようになっている。一方、真性
コレクタ領域のｎ+ 型コレクタ層９５１は高濃度のた
め、空乏層幅は短く、従ってコレクタ走行時間は短くな
る。高濃度のｎ+ 型コレクタ層９５１は、高注入時のベ
ース押し出し効果抑制にも有効である。
ｐ+型外部ベース層９５２の下側は一面にｎ- 型コレク
タ層９２３となっており、外部ベース領域のコレクタ接
合容量が低く抑えられるようになっている。一方、真性
コレクタ領域のｎ+ 型コレクタ層９５１は高濃度のた
め、空乏層幅は短く、従ってコレクタ走行時間は短くな
る。高濃度のｎ+ 型コレクタ層９５１は、高注入時のベ
ース押し出し効果抑制にも有効である。
【００１７】しかし、高濃度ｎ+ 型コレクタ層９５１を
通過した電子はｎ+ 型サブコレクタ層９２２に流れるた
めに、低濃度のｎ- 型コレクタ層９２３を通過すること
になり、結局高注入効果は起きてしまうことになる。
通過した電子はｎ+ 型サブコレクタ層９２２に流れるた
めに、低濃度のｎ- 型コレクタ層９２３を通過すること
になり、結局高注入効果は起きてしまうことになる。
【００１８】さらに付け加えれば、ＳｉやＩｎＧａＡｓ
のように禁制帯幅が狭い物質では、イオン注入等による
高抵抗化が有効でないために、外部ベースに起因するコ
レクタ接合容量を小さくしようとすると、不純物濃度を
コレクタ全域に渡ってあらかじめ低く設定せざるを得な
いのである。
のように禁制帯幅が狭い物質では、イオン注入等による
高抵抗化が有効でないために、外部ベースに起因するコ
レクタ接合容量を小さくしようとすると、不純物濃度を
コレクタ全域に渡ってあらかじめ低く設定せざるを得な
いのである。
【００１９】もう一つ、従来のＡｌＧａＡｓ／ＧａＡｓ
系のヘテロ接合バイポーラトランジスタの例を図２３に
示す（石橋 他、特開昭６４−５３４５３号）。このト
ランジスタは、半絶縁性ＧａＡｓ基板９６１上に分子線
エピタキシー（ＭＢＥ）法や有機金属気相成長法（ＭＯ
ＣＶＤ）等のエピタキシャル成長法によって順次半導体
層を結晶成長したウエハを用いて作成される。ＧａＡｓ
基板９６１上にサブコレクタとなるｎ+ 型ＧａＡｓ層９
６２層、コレクタとなるｐ+ 型ＧａＡｓ層９６３および
ｉ型ＧａＡｓ層９６４、ベースとなるｐ+ 型Ａｌx Ｇａ
1-x Ａｓ層９６５が順次積層形成されている。
系のヘテロ接合バイポーラトランジスタの例を図２３に
示す（石橋 他、特開昭６４−５３４５３号）。このト
ランジスタは、半絶縁性ＧａＡｓ基板９６１上に分子線
エピタキシー（ＭＢＥ）法や有機金属気相成長法（ＭＯ
ＣＶＤ）等のエピタキシャル成長法によって順次半導体
層を結晶成長したウエハを用いて作成される。ＧａＡｓ
基板９６１上にサブコレクタとなるｎ+ 型ＧａＡｓ層９
６２層、コレクタとなるｐ+ 型ＧａＡｓ層９６３および
ｉ型ＧａＡｓ層９６４、ベースとなるｐ+ 型Ａｌx Ｇａ
1-x Ａｓ層９６５が順次積層形成されている。
【００２０】ｐ+ 型Ａｌx Ｇａ1-x Ａｓ層９６５は、エ
ミッタからベースに注入された電子が速やかにコレクタ
に流れられる加速電界を設けるために、Ａｌの組成比ｘ
が０．１５〜０までエミッタ側から徐々に小さくなるよ
うに設定されている。このベース層の上に、エミッタと
なるｎ型Ａｌx Ｇａ1-x Ａｓ層９６６、ｎ型Ａｌ0.3Ｇ
ａ0.7 Ａｓ層９６７、ｎ型Ａｌx Ｇａ1-xＡｓ層９６
８、エミッタ・キャップとなるＩｎx Ｇａ1-x Ａｓ層９
６９、Ｉｎ0.5 Ｇａ0.5 Ａｓ層９７０が順次積層形成さ
れている。ここでｎ型Ａｌx Ｇａ1-x Ａｓ層９６６およ
び９６８、Ｉｎx Ｇａ1-x Ａｓ層９６９は伝導帯が滑ら
かに繋がるように設けられた層で、それぞれｘの値が、
ベース側から０．１５≦ｘ≦０．３、０．３≧ｘ≧０、
０≦ｘ≦０．５と設定されている。また、ｐ+ 型ＧａＡ
ｓコレクタ層９６３はほぼ空乏化して、ベースから流れ
てきた電子に対する電位障壁を形成しないように、極め
て薄く設定されている。
ミッタからベースに注入された電子が速やかにコレクタ
に流れられる加速電界を設けるために、Ａｌの組成比ｘ
が０．１５〜０までエミッタ側から徐々に小さくなるよ
うに設定されている。このベース層の上に、エミッタと
なるｎ型Ａｌx Ｇａ1-x Ａｓ層９６６、ｎ型Ａｌ0.3Ｇ
ａ0.7 Ａｓ層９６７、ｎ型Ａｌx Ｇａ1-xＡｓ層９６
８、エミッタ・キャップとなるＩｎx Ｇａ1-x Ａｓ層９
６９、Ｉｎ0.5 Ｇａ0.5 Ａｓ層９７０が順次積層形成さ
れている。ここでｎ型Ａｌx Ｇａ1-x Ａｓ層９６６およ
び９６８、Ｉｎx Ｇａ1-x Ａｓ層９６９は伝導帯が滑ら
かに繋がるように設けられた層で、それぞれｘの値が、
ベース側から０．１５≦ｘ≦０．３、０．３≧ｘ≧０、
０≦ｘ≦０．５と設定されている。また、ｐ+ 型ＧａＡ
ｓコレクタ層９６３はほぼ空乏化して、ベースから流れ
てきた電子に対する電位障壁を形成しないように、極め
て薄く設定されている。
【００２１】このような素子構造にすることにより、コ
レクタ領域の拡散電位はｐ+ 型ＧａＡｓコレクタ層９６
３とｎ+ 型コレクタ層９６２の間にほぼかかるように設
定できるため、ｉ型コレクタ層９６４中の電界は通常の
ｎ型コレクタの場合に比べかなり緩和される。したがっ
て、ベース層９６５からコレクタ層９６４に注入されて
きた電子はコレクタ領域ほぼ全域でΓ帯に留まるように
できるため、コレクタ中の電子速度を飛躍的に増大させ
ることが可能である。すなわち、電子のコレクタ走行時
間を大幅に短縮できるため、極めて大きいカットオフ周
波数ｆT を得ることができる。さらに、ｉ型コレクタ層
９６４は空乏化しているため、ベース電極９７２直下の
外部ベース領域まで含めてコレクタ接合容量はｉ型コレ
クタ層９６４の厚さで決まり、この層の厚さをある程度
大きく設定しておけば、コレクタ接合容量は十分小さく
できるため、最大発振周波数ｆMAX も大きくできるはず
である。
レクタ領域の拡散電位はｐ+ 型ＧａＡｓコレクタ層９６
３とｎ+ 型コレクタ層９６２の間にほぼかかるように設
定できるため、ｉ型コレクタ層９６４中の電界は通常の
ｎ型コレクタの場合に比べかなり緩和される。したがっ
て、ベース層９６５からコレクタ層９６４に注入されて
きた電子はコレクタ領域ほぼ全域でΓ帯に留まるように
できるため、コレクタ中の電子速度を飛躍的に増大させ
ることが可能である。すなわち、電子のコレクタ走行時
間を大幅に短縮できるため、極めて大きいカットオフ周
波数ｆT を得ることができる。さらに、ｉ型コレクタ層
９６４は空乏化しているため、ベース電極９７２直下の
外部ベース領域まで含めてコレクタ接合容量はｉ型コレ
クタ層９６４の厚さで決まり、この層の厚さをある程度
大きく設定しておけば、コレクタ接合容量は十分小さく
できるため、最大発振周波数ｆMAX も大きくできるはず
である。
【００２２】しかしこの従来例でも、コレクタ走行時間
とコレクタ接合容量はｉ型コレクタ層９６４の厚さに関
しトレードオフの関係にあるため、これも高いｆT を得
ようとすると、ｆMAX はさほど大きくすることはできな
かった。
とコレクタ接合容量はｉ型コレクタ層９６４の厚さに関
しトレードオフの関係にあるため、これも高いｆT を得
ようとすると、ｆMAX はさほど大きくすることはできな
かった。
【００２３】
【発明が解決しようとする課題】以上のように、従来の
バイポーラトランジスタのコレクタ構造では、コレクタ
走行時間の短縮とコレクタ接合容量の低減はトレードオ
フの関係にある。特に、コレクタ領域に禁制帯幅の狭い
物質を用いる場合、寄生容量となる外部ベース領域のコ
レクタ接合容量を低減するために、例えばイオン注入法
による高抵抗化といった対策が効果的でないため、この
寄生容量を低減するためにはコレクタ層の不純物濃度を
低くしなければならないのに対し、真性コレクタにおい
ては、コレクタ空乏層が伸びてしまうため、コレクタ走
行時間が増大してしまう。さらに、低濃度コレクタで
は、コレクタ高注入時にベース押し出し効果により素子
動作が遅くなってしまうという問題がある。
バイポーラトランジスタのコレクタ構造では、コレクタ
走行時間の短縮とコレクタ接合容量の低減はトレードオ
フの関係にある。特に、コレクタ領域に禁制帯幅の狭い
物質を用いる場合、寄生容量となる外部ベース領域のコ
レクタ接合容量を低減するために、例えばイオン注入法
による高抵抗化といった対策が効果的でないため、この
寄生容量を低減するためにはコレクタ層の不純物濃度を
低くしなければならないのに対し、真性コレクタにおい
ては、コレクタ空乏層が伸びてしまうため、コレクタ走
行時間が増大してしまう。さらに、低濃度コレクタで
は、コレクタ高注入時にベース押し出し効果により素子
動作が遅くなってしまうという問題がある。
【００２４】本発明は以上の点に鑑みてなされたもの
で、コレクタ走行時間とコレクタ接合容量の間に存在す
るトレードオフを克服し、両者を同時に極めて小さくで
きる素子構造により、高いカットオフ周波数と高い最大
発振周波数を同時に実現した超高速のバイポーラトラン
ジスタを提供することを目的とする。
で、コレクタ走行時間とコレクタ接合容量の間に存在す
るトレードオフを克服し、両者を同時に極めて小さくで
きる素子構造により、高いカットオフ周波数と高い最大
発振周波数を同時に実現した超高速のバイポーラトラン
ジスタを提供することを目的とする。
【００２５】
【課題を解決するための手段】本発明にかかるバイポー
ラトランジスタは、半導体基板上に第１導電型コレクタ
層、第２導電型ベース層および第１導電型エミッタ層が
積層された構造において、コレクタ層が、真性トランジ
スタ領域に積層された高濃度の第１コレクタ層とこれよ
り低濃度の第２コレクタ層、および第２コレクタ層の外
側に形成された高抵抗の第３コレクタ層を有し、ベース
層は、真性トランジスタ領域にある第２コレクタ層上か
ら第３コレクタ層上に延在して形成され、かつエミッタ
層はベース層上の真性トランジスタ領域に局在して形成
されていることを特徴としている。
ラトランジスタは、半導体基板上に第１導電型コレクタ
層、第２導電型ベース層および第１導電型エミッタ層が
積層された構造において、コレクタ層が、真性トランジ
スタ領域に積層された高濃度の第１コレクタ層とこれよ
り低濃度の第２コレクタ層、および第２コレクタ層の外
側に形成された高抵抗の第３コレクタ層を有し、ベース
層は、真性トランジスタ領域にある第２コレクタ層上か
ら第３コレクタ層上に延在して形成され、かつエミッタ
層はベース層上の真性トランジスタ領域に局在して形成
されていることを特徴としている。
【００２６】ここで真性トランジスタ領域とは、エミッ
タ領域により規定されて実質的にトランジスタ動作に寄
与する領域をいう。また真性トランジスタ領域外に形成
される高抵抗の第３コレクタ層は、好ましくはノンドー
プの真性半導体層（ｉ層）とするが、ｐ型或いはｎ型で
あっても極めて低不純物濃度であって、トランジスタ動
作中実質的に完全空乏化する程度の高抵抗層であればよ
い。
タ領域により規定されて実質的にトランジスタ動作に寄
与する領域をいう。また真性トランジスタ領域外に形成
される高抵抗の第３コレクタ層は、好ましくはノンドー
プの真性半導体層（ｉ層）とするが、ｐ型或いはｎ型で
あっても極めて低不純物濃度であって、トランジスタ動
作中実質的に完全空乏化する程度の高抵抗層であればよ
い。
【００２７】本発明のバイポーラトランジスタにおい
て、真性トランジスタ領域の第２コレクタ層のベース側
または第１コレクタ層側に第２導電型の第４コレクタ層
を挿入することは有用である。これにより、キャリアの
速度オーバーシュート効果が得られる。
て、真性トランジスタ領域の第２コレクタ層のベース側
または第１コレクタ層側に第２導電型の第４コレクタ層
を挿入することは有用である。これにより、キャリアの
速度オーバーシュート効果が得られる。
【００２８】また本発明のバイポーラトランジスタにお
いて、外部ベース領域に内部ベース領域より低濃度の第
２導電型層を第３コレクタ層に接して、かつ第１コレク
タ層からは離れた状態で形成することが有効である。
いて、外部ベース領域に内部ベース領域より低濃度の第
２導電型層を第３コレクタ層に接して、かつ第１コレク
タ層からは離れた状態で形成することが有効である。
【００２９】さらに本発明に係るバイポーラトランジス
タを、エミッタ領域の禁制帯幅がベース領域の禁制帯幅
よりも大きい半導体材料で構成されたヘテロ接合バイポ
ーラトランジスタとすることも有用である。
タを、エミッタ領域の禁制帯幅がベース領域の禁制帯幅
よりも大きい半導体材料で構成されたヘテロ接合バイポ
ーラトランジスタとすることも有用である。
【００３０】
【作用】本発明にかかるバイポーラトランジスタは、真
性トランジスタ領域と外部ベース領域下のコレクタ構造
が、それぞれ独立に最適化できるようになっている。す
なわち真性トランジスタ領域では基本的に高濃度の第１
コレクタ層とこれより低濃度の第２コレクタ層の積層構
造であって、コレクタ走行時間が小さくかつコレクタ高
注入効果が起こりにくい。外部ベース領域下は、ｉ層か
または第２コレクタ層より十分低濃度で動作中は完全に
空乏化するような第３コレクタ層となっており、外部ベ
ースに起因するコレクタ接合容量を十分小さくすること
ができる。
性トランジスタ領域と外部ベース領域下のコレクタ構造
が、それぞれ独立に最適化できるようになっている。す
なわち真性トランジスタ領域では基本的に高濃度の第１
コレクタ層とこれより低濃度の第２コレクタ層の積層構
造であって、コレクタ走行時間が小さくかつコレクタ高
注入効果が起こりにくい。外部ベース領域下は、ｉ層か
または第２コレクタ層より十分低濃度で動作中は完全に
空乏化するような第３コレクタ層となっており、外部ベ
ースに起因するコレクタ接合容量を十分小さくすること
ができる。
【００３１】特に外部ベース領域に内部ベース領域より
低濃度の第２導電型層を第３コレクタ層に接して、かつ
第１コレクタ層とは離れた状態で形成することにより、
一層コレクタ接合容量を小さいものとすることができ
る。
低濃度の第２導電型層を第３コレクタ層に接して、かつ
第１コレクタ層とは離れた状態で形成することにより、
一層コレクタ接合容量を小さいものとすることができ
る。
【００３２】以上により、本発明のバイポーラトランジ
スタでは非常に大きなｆT 、ｆMAX を同時に実現でき
る。
スタでは非常に大きなｆT 、ｆMAX を同時に実現でき
る。
【００３３】さらに例えばｎｐｎトランジスタであっ
て、真性トランジスタ領域の第２コレクタ層をｉ型でな
くｎ- 型にしてこの層が完全空乏化するようにしておけ
ば、正の空間電荷が形成されるために、ｉ型層に比べて
高注入効果が抑えられる。また、外部ベース領域の第３
コレクタ層をｉ型ではなくｐ- 型としてこの層が空乏化
するようにしておけば、ｉ型層に比べ伝導帯の位置が電
子に対して持ち上がるため、ベースから注入されてコレ
クタに注入された電子がもし外部ベース領域に入ったと
しても、速やかに真性コレクタ領域に集められる作用が
得られる。
て、真性トランジスタ領域の第２コレクタ層をｉ型でな
くｎ- 型にしてこの層が完全空乏化するようにしておけ
ば、正の空間電荷が形成されるために、ｉ型層に比べて
高注入効果が抑えられる。また、外部ベース領域の第３
コレクタ層をｉ型ではなくｐ- 型としてこの層が空乏化
するようにしておけば、ｉ型層に比べ伝導帯の位置が電
子に対して持ち上がるため、ベースから注入されてコレ
クタに注入された電子がもし外部ベース領域に入ったと
しても、速やかに真性コレクタ領域に集められる作用が
得られる。
【００３４】同様にｎｐｎトランジスタの場合につい
て、真性トランジスタ領域にｐ型の第４コレクタ層を挿
入すると、その不純物濃度と厚さを適当な値に設定する
ことにより、第２コレクタ層中で電子がΓ帯からＬ帯に
ほとんど遷移しないようなバンドの傾きを実現できる。
これにより第２コレクタ層のほぼ全域でキャリア速度が
オーバーシュートし、したがって、コレクタ走行時間を
大幅に短縮できる。
て、真性トランジスタ領域にｐ型の第４コレクタ層を挿
入すると、その不純物濃度と厚さを適当な値に設定する
ことにより、第２コレクタ層中で電子がΓ帯からＬ帯に
ほとんど遷移しないようなバンドの傾きを実現できる。
これにより第２コレクタ層のほぼ全域でキャリア速度が
オーバーシュートし、したがって、コレクタ走行時間を
大幅に短縮できる。
【００３５】本発明に係るバイポーラトランジスタにお
いてはまた、ｎｐｎを例にとって説明すれば、ｐ+ 型ベ
ース層とコレクタ層の間に完全空乏化する程度の薄いｎ
+ 型層を設け、外部ベース領域にはｐ+型ベース層の下
にｐ型層を設ける構造としても良い。真性ベース領域の
ｐ+ 型ベース層下のｎ+ 型層も電子の発射台の働きを
し、外部ベース領域のコレクタ接合容量は残りのｉ型層
の厚みで決まるため、真性ベース領域と外部ベース領域
がそれぞれ最適化できる。
いてはまた、ｎｐｎを例にとって説明すれば、ｐ+ 型ベ
ース層とコレクタ層の間に完全空乏化する程度の薄いｎ
+ 型層を設け、外部ベース領域にはｐ+型ベース層の下
にｐ型層を設ける構造としても良い。真性ベース領域の
ｐ+ 型ベース層下のｎ+ 型層も電子の発射台の働きを
し、外部ベース領域のコレクタ接合容量は残りのｉ型層
の厚みで決まるため、真性ベース領域と外部ベース領域
がそれぞれ最適化できる。
【００３６】
【実施例】以下、本発明の実施例を説明する。
【００３７】図１は、本発明の第１の実施例のＡｌＧａ
Ａｓ／ＧａＡｓ系材料を用いたヘテロ接合バイポーラト
ランジスタを示す断面図である。半絶縁性ＧａＡｓ基板
１０１上にｎ+ 型ＧａＡｓサブコレクタ層１０２を介し
て、ｎ型コレクタ層、ｐ型ベース層およびｎ型エミッタ
層が順次形成されている。コレクタ層は、真性トランジ
スタ領域に形成された高濃度のｎ+ 型ＧａＡｓコレクタ
層（第１コレクタ層）１０３、この上に積層形成された
これより低濃度のｎ型ＧａＡｓコレクタ層（第２コレク
タ層）１０５、これらの外側に形成されたｉ型ＧａＡｓ
コレクタ層（第３コレクタ層）１０４により構成されて
いる。
Ａｓ／ＧａＡｓ系材料を用いたヘテロ接合バイポーラト
ランジスタを示す断面図である。半絶縁性ＧａＡｓ基板
１０１上にｎ+ 型ＧａＡｓサブコレクタ層１０２を介し
て、ｎ型コレクタ層、ｐ型ベース層およびｎ型エミッタ
層が順次形成されている。コレクタ層は、真性トランジ
スタ領域に形成された高濃度のｎ+ 型ＧａＡｓコレクタ
層（第１コレクタ層）１０３、この上に積層形成された
これより低濃度のｎ型ＧａＡｓコレクタ層（第２コレク
タ層）１０５、これらの外側に形成されたｉ型ＧａＡｓ
コレクタ層（第３コレクタ層）１０４により構成されて
いる。
【００３８】コレクタ層上にはｐ+ 型ＡｌＧａＡｓベー
ス層１０７が形成されている。ＡｌＧａＡｓベース層１
０７は内部ベース領域から外部ベース領域まで延在して
形成され、外部ベース領域にはこれより低濃度のｐ型Ｇ
ａＡｓ層１０６が形成されている。ｐ型ＧａＡｓ層１０
６は、側面がｎ型ＧａＡｓコレクタ層１０５に接し、底
面がｉ型ＧａＡｓコレクタ層１０４に接し、高濃度ｎ+
型ＧａＡｓコレクタ層１０３からは離れて形成されてい
る。
ス層１０７が形成されている。ＡｌＧａＡｓベース層１
０７は内部ベース領域から外部ベース領域まで延在して
形成され、外部ベース領域にはこれより低濃度のｐ型Ｇ
ａＡｓ層１０６が形成されている。ｐ型ＧａＡｓ層１０
６は、側面がｎ型ＧａＡｓコレクタ層１０５に接し、底
面がｉ型ＧａＡｓコレクタ層１０４に接し、高濃度ｎ+
型ＧａＡｓコレクタ層１０３からは離れて形成されてい
る。
【００３９】このベース層上の真性トランジスタ領域に
凸型をなして局在するｎ型エミッタ層が形成されてい
る。エミッタ層は、バンドギャップ遷移層であるｎ型Ａ
ｌx Ｇａ1-x Ａｓ層（０．１≦ｘ≦０．３）１０８、ｎ
型Ａｌ0.3 Ｇａ0.7 Ａｓ層１０９、バンドギャップ遷移
層であるｎ型Ａｌx Ｇａ1-x Ａｓ層（０．３≧ｘ≧０）
１１０、およびエミッタ・キャップ層であるｎ+ 型Ｉｎ
x Ｇａ1-x Ａｓ層（０≦ｘ≦０．５）１１１とｎ+ 型Ｉ
ｎ0.5 Ｇａ0.5 Ａｓ層１１２により構成されている。
凸型をなして局在するｎ型エミッタ層が形成されてい
る。エミッタ層は、バンドギャップ遷移層であるｎ型Ａ
ｌx Ｇａ1-x Ａｓ層（０．１≦ｘ≦０．３）１０８、ｎ
型Ａｌ0.3 Ｇａ0.7 Ａｓ層１０９、バンドギャップ遷移
層であるｎ型Ａｌx Ｇａ1-x Ａｓ層（０．３≧ｘ≧０）
１１０、およびエミッタ・キャップ層であるｎ+ 型Ｉｎ
x Ｇａ1-x Ａｓ層（０≦ｘ≦０．５）１１１とｎ+ 型Ｉ
ｎ0.5 Ｇａ0.5 Ａｓ層１１２により構成されている。
【００４０】このヘテロ接合バイポーラトランジスタを
製作するには、選択エピタキシャル成長をする必要があ
る。成長方法としては選択成長が比較的容易な有機金属
気相成長法（ＭＯＣＶＤ法）やガスソース分子線結晶成
長法（ＧＳＭＢＥ／ＣＢＥ）などが好ましい。本実施例
ではＭＯＣＶＤ法を用いた。
製作するには、選択エピタキシャル成長をする必要があ
る。成長方法としては選択成長が比較的容易な有機金属
気相成長法（ＭＯＣＶＤ法）やガスソース分子線結晶成
長法（ＧＳＭＢＥ／ＣＢＥ）などが好ましい。本実施例
ではＭＯＣＶＤ法を用いた。
【００４１】このヘテロ接合バイポーラトランジスタ製
造工程を、図２および図３に従って以下に説明する。ま
ず、半絶縁性ＧａＡｓ基板１０１上に、不純物濃度５×
１０18cm-3，厚さ５００nmのｎ+ 型ＧａＡｓサブコレク
タ層１０２、及び１０００nmのｎ+ 型ＧａＡｓコレクタ
層１０３を成長させる（図２(a) ）。その上にＣＶＤ法
によってＳｉＯ2 膜２１を堆積させ、フォトレジストを
マスクにｎ+ 型コレクタ１０３の領域を残してＳｉＯ2
膜２１を除去する。このＳｉＯ2 パターンをマスクに、
ＲＩＥを用いた異方性エッチングによって、ｎ+ 型Ｇａ
Ａｓサブコレクタ層１０２に達するまで、余分なｎ+ 型
ＧａＡｓコレクタ層１０３を除去する（図２(b) ）。こ
うして真性トランジスタ領域にパターニングされたｎ+
型ＧａＡｓコレクタ層１０３が第１コレクタ層である。
造工程を、図２および図３に従って以下に説明する。ま
ず、半絶縁性ＧａＡｓ基板１０１上に、不純物濃度５×
１０18cm-3，厚さ５００nmのｎ+ 型ＧａＡｓサブコレク
タ層１０２、及び１０００nmのｎ+ 型ＧａＡｓコレクタ
層１０３を成長させる（図２(a) ）。その上にＣＶＤ法
によってＳｉＯ2 膜２１を堆積させ、フォトレジストを
マスクにｎ+ 型コレクタ１０３の領域を残してＳｉＯ2
膜２１を除去する。このＳｉＯ2 パターンをマスクに、
ＲＩＥを用いた異方性エッチングによって、ｎ+ 型Ｇａ
Ａｓサブコレクタ層１０２に達するまで、余分なｎ+ 型
ＧａＡｓコレクタ層１０３を除去する（図２(b) ）。こ
うして真性トランジスタ領域にパターニングされたｎ+
型ＧａＡｓコレクタ層１０３が第１コレクタ層である。
【００４２】その後、ＳｉＯ2 膜２１をマスクとして、
外部ベース領域下の第３コレクタ層となる不純物を添加
しないｉ型ＧａＡｓコレクタ層１０４を１０００nm選択
成長させる。次いでＳｉＯ2 膜２１を除去した後、全面
に第２コレクタ層となる不純物濃度１×１０17cm-3、厚
さ２００nmのｎ型ＧａＡｓコレクタ層１０５を形成し、
さらに不純物濃度１×１０20cm-3、厚さ５０nmのＰ+ 型
Ａｌx Ｇａ1-x Ａｓベース層１０７を成長する。ここ
で、Ａｌの組成比ｘはコレクタ層１０５側から０から
０．１まで徐々に変化させる。こうすることによって、
ベース中を流れる電子に対する加速電界を作りつけるこ
とができる。もちろん、ｘを変化させないユニフォーム
・ベース構造とすることも可能である。
外部ベース領域下の第３コレクタ層となる不純物を添加
しないｉ型ＧａＡｓコレクタ層１０４を１０００nm選択
成長させる。次いでＳｉＯ2 膜２１を除去した後、全面
に第２コレクタ層となる不純物濃度１×１０17cm-3、厚
さ２００nmのｎ型ＧａＡｓコレクタ層１０５を形成し、
さらに不純物濃度１×１０20cm-3、厚さ５０nmのＰ+ 型
Ａｌx Ｇａ1-x Ａｓベース層１０７を成長する。ここ
で、Ａｌの組成比ｘはコレクタ層１０５側から０から
０．１まで徐々に変化させる。こうすることによって、
ベース中を流れる電子に対する加速電界を作りつけるこ
とができる。もちろん、ｘを変化させないユニフォーム
・ベース構造とすることも可能である。
【００４３】引き続きエミッタ層となるｎ型Ａｌx Ｇａ
1-x Ａｓ層１０８、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層１０
９、ｎ型Ａｌx Ｇａ1-x Ａｓ層１１０を順次成長する。
ここで、伝導帯の形状が滑らかに変化して電子の流れを
妨げないようにするために、ｎ型層１０８ではベース層
１０７側からｘを０．１から０．３まで、ｎ型層１０９
ではｘを０．３から０までそれぞれ徐々に変化させてい
る。次に、キャップ層となるｎ+ Ｉｎx Ｇａ1-x Ａｓ層
１１１、ｎ+ Ｉｎ0.5 Ｇａ0.5 Ａｓ層１１２を順次成長
する（図２(c) ）。ここでもまた、伝導帯の形状を滑ら
かに変化させるために、Ｉｎの組成比を、ｎ+ 型層１１
１においてエミッタ側から０から０．５まで徐々に変化
させている。
1-x Ａｓ層１０８、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層１０
９、ｎ型Ａｌx Ｇａ1-x Ａｓ層１１０を順次成長する。
ここで、伝導帯の形状が滑らかに変化して電子の流れを
妨げないようにするために、ｎ型層１０８ではベース層
１０７側からｘを０．１から０．３まで、ｎ型層１０９
ではｘを０．３から０までそれぞれ徐々に変化させてい
る。次に、キャップ層となるｎ+ Ｉｎx Ｇａ1-x Ａｓ層
１１１、ｎ+ Ｉｎ0.5 Ｇａ0.5 Ａｓ層１１２を順次成長
する（図２(c) ）。ここでもまた、伝導帯の形状を滑ら
かに変化させるために、Ｉｎの組成比を、ｎ+ 型層１１
１においてエミッタ側から０から０．５まで徐々に変化
させている。
【００４４】その後、ＣＶＤ法によりＷＳｉｘ膜を２０
０nm堆積し、フォトレジストをマスクとしてＲＩＥによ
りこれを選択エッチングしてエミッタ電極１１３を形成
する。さらにＰ+ 型ＡｌＧａＡｓベース層１０７に達す
るまで、半導体層を異方性エッチングし、エミッタ領域
（真性トランジスタ領域）として必要な部分のみ残して
余分な半導体層を除去する。その後、プラズマＣＶＤを
用いて厚さ３００nmのＳｉＯ2 膜１１８を堆積し、ＲＩ
Ｅを用いてこれを異方性エッチングする（図３(a) ）。
０nm堆積し、フォトレジストをマスクとしてＲＩＥによ
りこれを選択エッチングしてエミッタ電極１１３を形成
する。さらにＰ+ 型ＡｌＧａＡｓベース層１０７に達す
るまで、半導体層を異方性エッチングし、エミッタ領域
（真性トランジスタ領域）として必要な部分のみ残して
余分な半導体層を除去する。その後、プラズマＣＶＤを
用いて厚さ３００nmのＳｉＯ2 膜１１８を堆積し、ＲＩ
Ｅを用いてこれを異方性エッチングする（図３(a) ）。
【００４５】次に、ＺｎＡｓ2 を用いて開管法によって
Ｚｎ拡散を行い、外部ベース領域にｐ型ＧａＡｓ層１０
６を形成する（図３(b) ）。その後フォトレジストをマ
スクにベース・コレクタ接合領域を開口した後、Ｃｒ／
Ａｕを蒸着し、リフトオフによってベース電極１１４を
形成する。このとき同時にエミッタ電極１１３上にもＣ
ｒ／Ａｕ電極１１４′が形成される。さらにフォトレジ
スト及びＳｉＯ2 をマスクとしてＨ+ イオン注入によっ
て、分離領域１１６，１１７を形成し、ＡｕＧｅ／Ｎｉ
／Ｔｉ／Ａｕを用いてコレクタ電極１１５を形成して完
成する。
Ｚｎ拡散を行い、外部ベース領域にｐ型ＧａＡｓ層１０
６を形成する（図３(b) ）。その後フォトレジストをマ
スクにベース・コレクタ接合領域を開口した後、Ｃｒ／
Ａｕを蒸着し、リフトオフによってベース電極１１４を
形成する。このとき同時にエミッタ電極１１３上にもＣ
ｒ／Ａｕ電極１１４′が形成される。さらにフォトレジ
スト及びＳｉＯ2 をマスクとしてＨ+ イオン注入によっ
て、分離領域１１６，１１７を形成し、ＡｕＧｅ／Ｎｉ
／Ｔｉ／Ａｕを用いてコレクタ電極１１５を形成して完
成する。
【００４６】本実施例ではエミッタ電極１１３とベース
電極１１４は、エミッタ領域側壁に形成されたＳｉＯ2
膜１１８によりセルファライン的に形成されて、微細な
エミッタが実現されている。またｎ型コレクタ層１０５
の面積は、ＳｉＯ2 膜１１８の厚さ分だけエミッタ面積
より広く、セルファライン的に形成されている。ｎ+ 型
コレクタ層１０３の面積は、ｎ型コレクタ層１０５の面
積より狭く設定されている。従って外部ベースのｐ型Ｇ
ａＡｓ層１０６は、ｎ+ 型コレクタ層１０３とは離れて
いる。
電極１１４は、エミッタ領域側壁に形成されたＳｉＯ2
膜１１８によりセルファライン的に形成されて、微細な
エミッタが実現されている。またｎ型コレクタ層１０５
の面積は、ＳｉＯ2 膜１１８の厚さ分だけエミッタ面積
より広く、セルファライン的に形成されている。ｎ+ 型
コレクタ層１０３の面積は、ｎ型コレクタ層１０５の面
積より狭く設定されている。従って外部ベースのｐ型Ｇ
ａＡｓ層１０６は、ｎ+ 型コレクタ層１０３とは離れて
いる。
【００４７】この実施例に係るバイポーラトランジスタ
においては、真性トランジスタ領域の第１コレクタ層で
あるｎ+ 型ＧａＡｓコレクタ層１０３と外部ベース領域
のｐ型ＧａＡｓ層１０６が互いに隔たって形成され、第
２コレクタ層であるｎ型ＧａＡｓコレクタ層１０５およ
び第３コレクタ層であるｉ型ＧａＡｓコレクタ層１０４
と真性ベースとなるｐ+ 型ＡｌＧａＡｓベース層１０７
の境界は基板と平行な同一平面上に形成される。そし
て、ｎ+ 型ＧａＡｓコレクタ層１０３、ｎ型ＧａＡｓコ
レクタ層１０５、及びエミッタ層の基板と平行な面の面
積をそれぞれＳC1、ＳC2、ＳE としたとき、 ＳC1＜ＳC2かつＳC2＞ＳE なる関係を満足して、エミッタ層はｎ型ＧａＡｓコレク
タ層１０５の内側に位置している。ｎ+ 型ＧａＡｓコレ
クタ層１０３およびｎ型ＧａＡｓコレクタ層１０５の不
純物濃度をそれぞれＮC1、ＮC2としたとき、 ＮC1≧ＮC2 なる関係を満足する。さらに第２コレクタであるｎ型Ｇ
ａＡｓコレクタ層１０５層及びＡｌＧａＡｓベース層１
０７の厚さをそれぞれｄC2、ｄB1としたとき、 ｄC2≦ｄB1 なる関係を満足する。
においては、真性トランジスタ領域の第１コレクタ層で
あるｎ+ 型ＧａＡｓコレクタ層１０３と外部ベース領域
のｐ型ＧａＡｓ層１０６が互いに隔たって形成され、第
２コレクタ層であるｎ型ＧａＡｓコレクタ層１０５およ
び第３コレクタ層であるｉ型ＧａＡｓコレクタ層１０４
と真性ベースとなるｐ+ 型ＡｌＧａＡｓベース層１０７
の境界は基板と平行な同一平面上に形成される。そし
て、ｎ+ 型ＧａＡｓコレクタ層１０３、ｎ型ＧａＡｓコ
レクタ層１０５、及びエミッタ層の基板と平行な面の面
積をそれぞれＳC1、ＳC2、ＳE としたとき、 ＳC1＜ＳC2かつＳC2＞ＳE なる関係を満足して、エミッタ層はｎ型ＧａＡｓコレク
タ層１０５の内側に位置している。ｎ+ 型ＧａＡｓコレ
クタ層１０３およびｎ型ＧａＡｓコレクタ層１０５の不
純物濃度をそれぞれＮC1、ＮC2としたとき、 ＮC1≧ＮC2 なる関係を満足する。さらに第２コレクタであるｎ型Ｇ
ａＡｓコレクタ層１０５層及びＡｌＧａＡｓベース層１
０７の厚さをそれぞれｄC2、ｄB1としたとき、 ｄC2≦ｄB1 なる関係を満足する。
【００４８】本実施例によるヘテロ接合バイポーラトラ
ンジスタは、ｎ型コレクタ層１０５を動作時に完全空乏
化せず、尚かつ所望の電流密度が得られるように最適設
計可能である。すなわち、このｎ型コレクタ層１０５を
必要なコレクタ耐圧を満たす範囲でできるだけ薄く、高
濃度に設定することにより、コレクタ走行時間を短縮で
き、ベース押し出し効果も抑制できる。ｎ型コレクタ層
１０５を通過した電子は、ｎ+ 型コレクタ層１０３から
ｎ+ 型サブコレクタ層１０２に流れるので、高注入効果
は回避できる。
ンジスタは、ｎ型コレクタ層１０５を動作時に完全空乏
化せず、尚かつ所望の電流密度が得られるように最適設
計可能である。すなわち、このｎ型コレクタ層１０５を
必要なコレクタ耐圧を満たす範囲でできるだけ薄く、高
濃度に設定することにより、コレクタ走行時間を短縮で
き、ベース押し出し効果も抑制できる。ｎ型コレクタ層
１０５を通過した電子は、ｎ+ 型コレクタ層１０３から
ｎ+ 型サブコレクタ層１０２に流れるので、高注入効果
は回避できる。
【００４９】一方、本実施例の構造ではｎ型コレクタ層
１０５の厚さとｉ型コレクタ層１０４の厚さは独立に設
定できるので、コレクタ接合容量の大半を占める外部ベ
ース領域の容量は、ｉ型ＧａＡｓ層４の厚さを充分厚く
とることによって大幅に低減することができる。従って
本発明の構造では、コレクタ走行時間を極めて小さくな
ると同時にコレクタ接合容量も極めて小さくなるため、
非常に大きなｆT 、ｆMAX が得られる。
１０５の厚さとｉ型コレクタ層１０４の厚さは独立に設
定できるので、コレクタ接合容量の大半を占める外部ベ
ース領域の容量は、ｉ型ＧａＡｓ層４の厚さを充分厚く
とることによって大幅に低減することができる。従って
本発明の構造では、コレクタ走行時間を極めて小さくな
ると同時にコレクタ接合容量も極めて小さくなるため、
非常に大きなｆT 、ｆMAX が得られる。
【００５０】本実施例の構造は種々変形した工程によっ
ても実現可能である。例えばｎ+ 型ＧａＡｓコレクタ層
１０３は、先にｉ型ＧａＡｓコレクタ層１０４を成長し
た後に選択成長しても良い。また、外部ベース層１０６
はＺｎ拡散の他、選択成長やイオン注入によっても形成
可能である。エミッタ・ベース回りの形成法も本実施例
に限定されることなく種々の方法が可能である。また、
不純物濃度や各半導体層の厚さも、本実施例に上げた値
以外でも構わない。特に外部ベース領域のｉ型コレクタ
層１０４は、低濃度のｎ- 型層でも構わないし、また、
広禁制帯幅材料のＡｌＧａＡｓ層で形成しても構わな
い。また、この外部ベース領域はｉ型層で形成した後、
イオン注入等によって高抵抗化しても差支えない。
ても実現可能である。例えばｎ+ 型ＧａＡｓコレクタ層
１０３は、先にｉ型ＧａＡｓコレクタ層１０４を成長し
た後に選択成長しても良い。また、外部ベース層１０６
はＺｎ拡散の他、選択成長やイオン注入によっても形成
可能である。エミッタ・ベース回りの形成法も本実施例
に限定されることなく種々の方法が可能である。また、
不純物濃度や各半導体層の厚さも、本実施例に上げた値
以外でも構わない。特に外部ベース領域のｉ型コレクタ
層１０４は、低濃度のｎ- 型層でも構わないし、また、
広禁制帯幅材料のＡｌＧａＡｓ層で形成しても構わな
い。また、この外部ベース領域はｉ型層で形成した後、
イオン注入等によって高抵抗化しても差支えない。
【００５１】さらに、本実施例はＡｌＧａＡｓ／ＧａＡ
ｓ系ヘテロ接合バイポーラトランジスタについて述べた
が、他のヘテロ接合を形成する材料系、例えばＩｎＰ／
ＩｎＧａＡｓ，ＡｌＩｎＡｓ／ＩｎＧｓＡｓ，Ｓｉ／Ｓ
ｉＧｅなどにも適用可能であるし、当然、Ｓｉなどのホ
モ接合バイポーラトランジスタにも適用可能であること
はいうまでもない。
ｓ系ヘテロ接合バイポーラトランジスタについて述べた
が、他のヘテロ接合を形成する材料系、例えばＩｎＰ／
ＩｎＧａＡｓ，ＡｌＩｎＡｓ／ＩｎＧｓＡｓ，Ｓｉ／Ｓ
ｉＧｅなどにも適用可能であるし、当然、Ｓｉなどのホ
モ接合バイポーラトランジスタにも適用可能であること
はいうまでもない。
【００５２】図４は、本発明の第２の実施例のＡｌＧａ
Ａｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタを
示す。このトランジスタは、第１の実施例と同様の製作
工程によって作ることができる。
Ａｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタを
示す。このトランジスタは、第１の実施例と同様の製作
工程によって作ることができる。
【００５３】半絶縁性ＧａＡｓ基板２０１上に、ｎ+ 型
ＧａＡｓサブコレクタ層２０２が形成され、この上の真
性トランジスタ領域にｎ+ 型ＧａＡｓコレクタ層２０
３、その外側にｉ型ＧａＡｓコレクタ層２０４が形成さ
れている。ｎ+ 型ＧａＡｓコレクタ層２０３上に形成さ
れる第２コレクタ層はこの実施例では、ｎ+ 型ＧａＡｓ
層２０５とこれより低濃度のｎ型ＧａＡｓ層２０６の二
層構造となっている。この第２コレクタ層の外側にｐ型
ＧａＡｓ外部ベース層２０７が形成され、第２コレクタ
層の上にはｐ+ 型ＧａＡｓベース層２０８が形成されて
いる。
ＧａＡｓサブコレクタ層２０２が形成され、この上の真
性トランジスタ領域にｎ+ 型ＧａＡｓコレクタ層２０
３、その外側にｉ型ＧａＡｓコレクタ層２０４が形成さ
れている。ｎ+ 型ＧａＡｓコレクタ層２０３上に形成さ
れる第２コレクタ層はこの実施例では、ｎ+ 型ＧａＡｓ
層２０５とこれより低濃度のｎ型ＧａＡｓ層２０６の二
層構造となっている。この第２コレクタ層の外側にｐ型
ＧａＡｓ外部ベース層２０７が形成され、第２コレクタ
層の上にはｐ+ 型ＧａＡｓベース層２０８が形成されて
いる。
【００５４】エミッタ層は、ｎ型Ａｌx Ｇａ1-x Ａｓ層
２０９、ｎ型Ａｌ0.25Ｇａ0.75Ａｓ層２１０、ｎ型Ａｌ
x Ｇａ1-x Ａｓ層２１１、エミッタ・キャップ層として
のｎ+ 型ＧａＡｓ層２１２により、第２コレクタ層の範
囲内に凸型をなして構成されている。ｎ型Ａｌx Ｇａ
1-x Ａｓ層２０９およびｎ型Ａｌx Ｇａ1-x Ａｓ層２１
１は組成が徐々に変化するバンドギャップ遷移層であ
る。
２０９、ｎ型Ａｌ0.25Ｇａ0.75Ａｓ層２１０、ｎ型Ａｌ
x Ｇａ1-x Ａｓ層２１１、エミッタ・キャップ層として
のｎ+ 型ＧａＡｓ層２１２により、第２コレクタ層の範
囲内に凸型をなして構成されている。ｎ型Ａｌx Ｇａ
1-x Ａｓ層２０９およびｎ型Ａｌx Ｇａ1-x Ａｓ層２１
１は組成が徐々に変化するバンドギャップ遷移層であ
る。
【００５５】各素子領域にエミッタ電極２１３、ベース
電極２１４、コレクタ電極２１５が形成されている。エ
ミッタ電極２１３上にはベース電極２１４と同時にＣｒ
／Ａｕ電極２１４′が形成されている。素子間分離層２
１６、電極間分離層２１７はそれぞれ、Ｈ+ とＢ+ のイ
オン注入法によって形成された絶縁層であり、ウエハ表
面保護層２１８はＣＶＤ−ＳｉＯ2膜である。
電極２１４、コレクタ電極２１５が形成されている。エ
ミッタ電極２１３上にはベース電極２１４と同時にＣｒ
／Ａｕ電極２１４′が形成されている。素子間分離層２
１６、電極間分離層２１７はそれぞれ、Ｈ+ とＢ+ のイ
オン注入法によって形成された絶縁層であり、ウエハ表
面保護層２１８はＣＶＤ−ＳｉＯ2膜である。
【００５６】この実施例によっても、先の実施例と同様
の高速性能が得られる。またこの実施例の素子構造とす
れば、真性コレクタ領域のｎ- 型層２０６が万が一高注
入状態でリーチスルーしたとしても、コレクタ走行時間
はｎ- 型層２０６の厚みで決まっているので、この値は
あらかじめ任意に決められる。さらに、もしｎ- 型層２
０６内でベース押し出し効果が現れても、正孔の注入は
ｎ+ 型層２０５のところでブロックされるので、それ以
上トランジスタ特性を劣化させる心配はない。
の高速性能が得られる。またこの実施例の素子構造とす
れば、真性コレクタ領域のｎ- 型層２０６が万が一高注
入状態でリーチスルーしたとしても、コレクタ走行時間
はｎ- 型層２０６の厚みで決まっているので、この値は
あらかじめ任意に決められる。さらに、もしｎ- 型層２
０６内でベース押し出し効果が現れても、正孔の注入は
ｎ+ 型層２０５のところでブロックされるので、それ以
上トランジスタ特性を劣化させる心配はない。
【００５７】図５は、本発明の第３の実施例のＡｌＧａ
Ａｓ／ＧａＡｓヘテロ接合バイポーラトランジスタを示
す。このトランジスタも第１の実施例と同様な製作工程
によって作ることができる。この実施例では、第２コレ
クタ層であるｎ型ＧａＡｓ層３０２の上に第４コレクタ
層としてｐ型ＧａＡｓコレクタ層３０７が形成されてい
る。
Ａｓ／ＧａＡｓヘテロ接合バイポーラトランジスタを示
す。このトランジスタも第１の実施例と同様な製作工程
によって作ることができる。この実施例では、第２コレ
クタ層であるｎ型ＧａＡｓ層３０２の上に第４コレクタ
層としてｐ型ＧａＡｓコレクタ層３０７が形成されてい
る。
【００５８】半絶縁性ＧａＡｓ基板３０１上に、ｎ+ 型
ＧａＡｓサブコレクタ層３０２が形成され、この上の真
性トランジスタ領域に、ｎ+型ＧａＡｓコレクタ層３０
３が形成され、その外側外部コレクタ層としてにｉ型Ｇ
ａＡｓコレクタ層３０４，３０５が形成されている。ｉ
型ＧａＡｓ層３０４はエピタキシャル成長したままのｉ
型層であり、ｉ型ＧａＡｓ層３０４は酸素のイオン注入
によって高抵抗化されたｉ型層である。
ＧａＡｓサブコレクタ層３０２が形成され、この上の真
性トランジスタ領域に、ｎ+型ＧａＡｓコレクタ層３０
３が形成され、その外側外部コレクタ層としてにｉ型Ｇ
ａＡｓコレクタ層３０４，３０５が形成されている。ｉ
型ＧａＡｓ層３０４はエピタキシャル成長したままのｉ
型層であり、ｉ型ＧａＡｓ層３０４は酸素のイオン注入
によって高抵抗化されたｉ型層である。
【００５９】ｎ+ 型ＧａＡｓコレクタ層３０３上に、一
部外部コレクタ領域に延在するように、ｎ型ＧａＡｓ層
３０６とｐ型ＧａＡｓ層３０７の二層積層構造が形成さ
れている。このコレクタ層の外側にｐ型ＧａＡｓ外部ベ
ース層３０８が形成されている。真性ベース領域には、
ｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層３０９が形成されて
いる。真性ベース領域上には、エミッタ層としてｎ型Ａ
ｌx Ｇａ1-x Ａｓ層３１０、ｎ型Ａｌ0.25Ｇａ0.75Ａｓ
層３１１、ｎ型Ａｌx Ｇａ1-x Ａｓ層３１２、およびエ
ミッタ・キャップ層としてのｎ+ 型ＧａＡｓ層３１３が
凸型をなして形成されている。
部外部コレクタ領域に延在するように、ｎ型ＧａＡｓ層
３０６とｐ型ＧａＡｓ層３０７の二層積層構造が形成さ
れている。このコレクタ層の外側にｐ型ＧａＡｓ外部ベ
ース層３０８が形成されている。真性ベース領域には、
ｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層３０９が形成されて
いる。真性ベース領域上には、エミッタ層としてｎ型Ａ
ｌx Ｇａ1-x Ａｓ層３１０、ｎ型Ａｌ0.25Ｇａ0.75Ａｓ
層３１１、ｎ型Ａｌx Ｇａ1-x Ａｓ層３１２、およびエ
ミッタ・キャップ層としてのｎ+ 型ＧａＡｓ層３１３が
凸型をなして形成されている。
【００６０】そしてエミッタ電極３１４、ベース電極３
１５、コレクタ電極３１６が形成されている。エミッタ
電極３１４上にはベース電極３１５と同時にＣｒ／Ａｕ
電極３１５′か形成されている。素子間分離層３１７、
電極間分離層３１８はそれぞれＨ+ とＢ+ のイオン注入
法によって形成された絶縁層であり、ウエハ表面保護層
３１９はＣＶＤ−ＳｉＯ2 膜である。
１５、コレクタ電極３１６が形成されている。エミッタ
電極３１４上にはベース電極３１５と同時にＣｒ／Ａｕ
電極３１５′か形成されている。素子間分離層３１７、
電極間分離層３１８はそれぞれＨ+ とＢ+ のイオン注入
法によって形成された絶縁層であり、ウエハ表面保護層
３１９はＣＶＤ−ＳｉＯ2 膜である。
【００６１】このような素子構造にすれば、真性トラン
ジスタ部分においては、ｐ型コレクタ構造により電子の
速度オーバーシュート効果を有効に利用して電子速度を
高めてコレクタ走行時間を大幅に短縮することができ
る。さらに、外部ベース領域においては、ｉ型ＧａＡｓ
層３０５の厚さを十分厚くしておけば、コレクタ接合容
量を極めて小さくできる。そして先の実施例と同様、真
性領域、外部ベース領域の構造が独立に設定できるた
め、非常に大きなｆT ，ｆMAX を実現できる。
ジスタ部分においては、ｐ型コレクタ構造により電子の
速度オーバーシュート効果を有効に利用して電子速度を
高めてコレクタ走行時間を大幅に短縮することができ
る。さらに、外部ベース領域においては、ｉ型ＧａＡｓ
層３０５の厚さを十分厚くしておけば、コレクタ接合容
量を極めて小さくできる。そして先の実施例と同様、真
性領域、外部ベース領域の構造が独立に設定できるた
め、非常に大きなｆT ，ｆMAX を実現できる。
【００６２】図６は、本発明の第４の実施例のＳｉ1-x
Ｇｅx／Ｓｉ系ヘテロ接合バイポーラトランジスタを示
す。ｐ- 型Ｓｉ基板４０１上に、ｎ+ 型Ｓｉサブコレク
タ層層４０２が形成され、この上の真性トランジスタ領
域にｎ+ 型Ｓｉコレクタ層４０３、その外側にｉ型Ｓｉ
コレクタ層４０４が形成され、ｎ+ 型Ｓｉコレクタ層３
０４上には一部ｉ型Ｓｉコレクタ層４０４上に延在する
ｎ型Ｓｉコレクタ層４０５が形成されている。ｎ型Ｓｉ
コレクタ層４０５の外側にｐ型Ｓｉ外部ベース層４０６
が形成され、ｎ型Ｓｉコレクタ層４０５の上に外部ベー
ス領域に延在するようにｐ+ 型Ｓｉ1-x Ｇｅx ベース層
（０．２≦ｘ≦０．０５）４０７が形成されている。
Ｇｅx／Ｓｉ系ヘテロ接合バイポーラトランジスタを示
す。ｐ- 型Ｓｉ基板４０１上に、ｎ+ 型Ｓｉサブコレク
タ層層４０２が形成され、この上の真性トランジスタ領
域にｎ+ 型Ｓｉコレクタ層４０３、その外側にｉ型Ｓｉ
コレクタ層４０４が形成され、ｎ+ 型Ｓｉコレクタ層３
０４上には一部ｉ型Ｓｉコレクタ層４０４上に延在する
ｎ型Ｓｉコレクタ層４０５が形成されている。ｎ型Ｓｉ
コレクタ層４０５の外側にｐ型Ｓｉ外部ベース層４０６
が形成され、ｎ型Ｓｉコレクタ層４０５の上に外部ベー
ス領域に延在するようにｐ+ 型Ｓｉ1-x Ｇｅx ベース層
（０．２≦ｘ≦０．０５）４０７が形成されている。
【００６３】ｐ+ 型Ｓｉ1-x Ｇｅx ベース層４０７上に
は、エミッタ層としてｎ型Ｓｉ層４０８、エミッタ・キ
ャップ層としてｎ+ 型Ｓｉ層４０９が形成され、各端子
電極としてエミッタ電極４１０、ベース電極４１１、コ
レクタ電極４１２が形成されている。表面保護層４１３
はＳｉＯ2 膜である。
は、エミッタ層としてｎ型Ｓｉ層４０８、エミッタ・キ
ャップ層としてｎ+ 型Ｓｉ層４０９が形成され、各端子
電極としてエミッタ電極４１０、ベース電極４１１、コ
レクタ電極４１２が形成されている。表面保護層４１３
はＳｉＯ2 膜である。
【００６４】この素子構造は基本的に第１の実施例のＡ
ｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジ
スタと同じであり、その効果も同じである。ただし、こ
の場合コレクタが比較的禁制帯幅の狭いＳｉで構成され
ていることから、例えばコレクタ全域をｎ層で形成した
後、外部ベース領域のみをイオン注入等によって高抵抗
化するといったプロセスは適用できない。したがって、
外部ベース領域は、完全空乏化させてコレクタ接合容量
を極力小さくするために、あらかじめ不純物を添加しな
いかあるいは低不純物濃度の層を適用しなければならな
い。したがって、Ｓｉのように禁制帯幅の狭い半導体材
料をコレクタに用いる場合、本実施例の素子構造は必須
である。そしてこの実施例によって、真性コレクタ領域
と外部ベース領域を独立に設計できるため、非常に大き
なｆT 、ｆMAX を実現できる。
ｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジ
スタと同じであり、その効果も同じである。ただし、こ
の場合コレクタが比較的禁制帯幅の狭いＳｉで構成され
ていることから、例えばコレクタ全域をｎ層で形成した
後、外部ベース領域のみをイオン注入等によって高抵抗
化するといったプロセスは適用できない。したがって、
外部ベース領域は、完全空乏化させてコレクタ接合容量
を極力小さくするために、あらかじめ不純物を添加しな
いかあるいは低不純物濃度の層を適用しなければならな
い。したがって、Ｓｉのように禁制帯幅の狭い半導体材
料をコレクタに用いる場合、本実施例の素子構造は必須
である。そしてこの実施例によって、真性コレクタ領域
と外部ベース領域を独立に設計できるため、非常に大き
なｆT 、ｆMAX を実現できる。
【００６５】図７は、本発明の第５の実施例のＡｌＧａ
Ａｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタを
示す断面図である。このトランジスタも、基本的に第１
の実施例と同様の結晶成長技術を用いて製作される。
Ａｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタを
示す断面図である。このトランジスタも、基本的に第１
の実施例と同様の結晶成長技術を用いて製作される。
【００６６】以下に図８および図９の製造工程に従って
説明する。まず、半絶縁性ＧａＡｓ基板５０１上に、不
純物濃度５×１０18cm-3，厚さ５００nmのｎ+ 型ＧａＡ
ｓサブコレクタ層５０２を形成した後、この上に第１コ
レクタ層となる厚さ８００nmのｎ+ 型ＧａＡｓコレクタ
層５０３を形成し、さらに第４コレクタ層である不純物
濃度１×１０18cm-3、厚さ２０nmのｐ+ ＧａＡｓ層５０
４を介して、第２コレクタ層となる厚さ１８０nmの不純
物を積極的に添加しないｉ型ＧａＡｓコレクタ層５０５
を順次成長させる（図８(a) ）。
説明する。まず、半絶縁性ＧａＡｓ基板５０１上に、不
純物濃度５×１０18cm-3，厚さ５００nmのｎ+ 型ＧａＡ
ｓサブコレクタ層５０２を形成した後、この上に第１コ
レクタ層となる厚さ８００nmのｎ+ 型ＧａＡｓコレクタ
層５０３を形成し、さらに第４コレクタ層である不純物
濃度１×１０18cm-3、厚さ２０nmのｐ+ ＧａＡｓ層５０
４を介して、第２コレクタ層となる厚さ１８０nmの不純
物を積極的に添加しないｉ型ＧａＡｓコレクタ層５０５
を順次成長させる（図８(a) ）。
【００６７】その上にＣＶＤ法によってＳｉＯ2 膜５２
０を堆積させ、フォトレジストをマスクにこれをパター
ニングをする。このＳｉＯ2 膜５２０をマスクに、ＲＩ
Ｅを用いた異方性エッチングによって、ｎ+ＧａＡｓサ
ブコレクタ層５０２に達するまで、余分なｉ型ＧａＡ
ｓ、ｐ+ 型ＧａＡｓ、及びｎ+ 型ＧａＡｓを除去し、真
性コレクタ領域を形成する（図８(b) ）。その後、Ｓｉ
Ｏ2 膜５２０をマスクとた選択成長を行って、外部ベー
ス領域に第３コレクタ層である不純物を添加しないｉ型
ＧａＡｓコレクタ層５０６を１０００nm成長させる。
０を堆積させ、フォトレジストをマスクにこれをパター
ニングをする。このＳｉＯ2 膜５２０をマスクに、ＲＩ
Ｅを用いた異方性エッチングによって、ｎ+ＧａＡｓサ
ブコレクタ層５０２に達するまで、余分なｉ型ＧａＡ
ｓ、ｐ+ 型ＧａＡｓ、及びｎ+ 型ＧａＡｓを除去し、真
性コレクタ領域を形成する（図８(b) ）。その後、Ｓｉ
Ｏ2 膜５２０をマスクとた選択成長を行って、外部ベー
ス領域に第３コレクタ層である不純物を添加しないｉ型
ＧａＡｓコレクタ層５０６を１０００nm成長させる。
【００６８】そしてＳｉＯ2 膜５２０を除去した後、全
面に不純物濃度１×１０20cm-3、厚さ５０nmのＰ+ 型Ａ
ｌx Ｇａ1-x Ａｓベース層５０７を成長する。ここで、
Ａｌの組成比ｘはコレクタ層側から０から０．１まで徐
々に変化させる。ｘを変化させないユニフォム・ベース
構造とすることも可能である。この時、ｐ型不純物とし
てはＺｎやＭｇ，Ｂｅなどが使用できるが、高濃度にお
いても比較的拡散しにくい炭素（Ｃ）が好ましい。
面に不純物濃度１×１０20cm-3、厚さ５０nmのＰ+ 型Ａ
ｌx Ｇａ1-x Ａｓベース層５０７を成長する。ここで、
Ａｌの組成比ｘはコレクタ層側から０から０．１まで徐
々に変化させる。ｘを変化させないユニフォム・ベース
構造とすることも可能である。この時、ｐ型不純物とし
てはＺｎやＭｇ，Ｂｅなどが使用できるが、高濃度にお
いても比較的拡散しにくい炭素（Ｃ）が好ましい。
【００６９】ついでエミッタ層となるｎ型Ａｌx Ｇａ
1-x Ａｓ層５０８、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層５０
９、ｎ型Ａｌx Ｇａ1-x Ａｓ層５１０を順次成長する。
ここで、伝導帯の形状が滑らかに変化して電子の流れを
妨げないようにするために、ｎ型層５０８ではベース層
側からｘを０．１から０．３まで、ｎ型層５０９ではｘ
を０．３から０までそれぞれ徐々に変化させている。次
に、キャップ層となるｎ+ Ｉｎx Ｇａ1-x Ａｓ層５１
１、ｎ+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓ層５１２を順次成長す
る（９(a) ）。ここでもまた、伝導帯の形状を滑らかに
変化させるために、Ｉｎの組成比をｎ+ 型層５１１にお
いてエミッタ側から０から０．５まで徐々に変化させて
いる。
1-x Ａｓ層５０８、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層５０
９、ｎ型Ａｌx Ｇａ1-x Ａｓ層５１０を順次成長する。
ここで、伝導帯の形状が滑らかに変化して電子の流れを
妨げないようにするために、ｎ型層５０８ではベース層
側からｘを０．１から０．３まで、ｎ型層５０９ではｘ
を０．３から０までそれぞれ徐々に変化させている。次
に、キャップ層となるｎ+ Ｉｎx Ｇａ1-x Ａｓ層５１
１、ｎ+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓ層５１２を順次成長す
る（９(a) ）。ここでもまた、伝導帯の形状を滑らかに
変化させるために、Ｉｎの組成比をｎ+ 型層５１１にお
いてエミッタ側から０から０．５まで徐々に変化させて
いる。
【００７０】その後、ＣＶＤ法によりＷＳｉｘ膜を２０
０nm堆積し、フォトレジストをマスクとしてＲＩＥを用
いてＷＳｉｘ膜をエッチングして、真性コレクタ領域の
内側の上方にエミッタ電極５１３をパターニングする。
さらにＰ+ 型ＡｌＧａＡｓベース層５０７に達するまで
半導体層を異方性エッチングし、余分な領域を除去す
る。その後、プラズマＣＶＤを用いて厚さ３００nmのＳ
ｉＯ2 膜５１８を堆積し、ＲＩＥを用いてＳｉＯ2膜５
１８を異方性エッチングして凸型をなすエミッタ領域の
周囲に残す（図９(b) ）。
０nm堆積し、フォトレジストをマスクとしてＲＩＥを用
いてＷＳｉｘ膜をエッチングして、真性コレクタ領域の
内側の上方にエミッタ電極５１３をパターニングする。
さらにＰ+ 型ＡｌＧａＡｓベース層５０７に達するまで
半導体層を異方性エッチングし、余分な領域を除去す
る。その後、プラズマＣＶＤを用いて厚さ３００nmのＳ
ｉＯ2 膜５１８を堆積し、ＲＩＥを用いてＳｉＯ2膜５
１８を異方性エッチングして凸型をなすエミッタ領域の
周囲に残す（図９(b) ）。
【００７１】その後フォトレジストをマスクにベース・
コレクタ接合領域を開口した後、Ｃｒ／Ａｕを蒸着し、
リフトオフによってベース電極５１４を形成する。この
とき同時にエミッタ電極５１３上にはＣｒ／Ａｕ電極５
１４′が形成される。さらにフォトレジスト及びＳｉＯ
2 膜をマスクとしてＨ+イオン注入によって分離領域５
１６，５１７を形成し、ＡｕＧｅ／Ｎｉ／Ｔｉ／Ａｕを
用いてコレクタ電極５１５を形成して完成する。
コレクタ接合領域を開口した後、Ｃｒ／Ａｕを蒸着し、
リフトオフによってベース電極５１４を形成する。この
とき同時にエミッタ電極５１３上にはＣｒ／Ａｕ電極５
１４′が形成される。さらにフォトレジスト及びＳｉＯ
2 膜をマスクとしてＨ+イオン注入によって分離領域５
１６，５１７を形成し、ＡｕＧｅ／Ｎｉ／Ｔｉ／Ａｕを
用いてコレクタ電極５１５を形成して完成する。
【００７２】本実施例によるヘテロ接合バイポーラトラ
ンジスタは、真性トランジスタ領域のｉ型コレクタ層５
０５の厚さに応じて、ｐ+ 型層５０４の不純物濃度と厚
さを適当な値に設定することにより、ｉ型コレクタ層５
０５中で電子がΓ帯からＬ帯にほとんど遷移しないよう
なバンドの傾きを実現できる。これにより、ｉ型コレク
タ層のほぼ全域で電子速度がオーバーシュートし、した
がって、コレクタ走行時間を通常のｎ型コレクタに比べ
大幅に短縮できる。コレクタ接合容量の大半を占める外
部ベース領域では、ｉ層が完全空乏化するようにしてお
けば、接合容量はｉ層の厚さで決まる。したがって、こ
の厚さを十分厚くとることでコレクタ接合容量は大幅に
低減できる。従って、これ実施例によっても、非常に大
きなｆT 、ｆMAX を同時に実現できる。
ンジスタは、真性トランジスタ領域のｉ型コレクタ層５
０５の厚さに応じて、ｐ+ 型層５０４の不純物濃度と厚
さを適当な値に設定することにより、ｉ型コレクタ層５
０５中で電子がΓ帯からＬ帯にほとんど遷移しないよう
なバンドの傾きを実現できる。これにより、ｉ型コレク
タ層のほぼ全域で電子速度がオーバーシュートし、した
がって、コレクタ走行時間を通常のｎ型コレクタに比べ
大幅に短縮できる。コレクタ接合容量の大半を占める外
部ベース領域では、ｉ層が完全空乏化するようにしてお
けば、接合容量はｉ層の厚さで決まる。したがって、こ
の厚さを十分厚くとることでコレクタ接合容量は大幅に
低減できる。従って、これ実施例によっても、非常に大
きなｆT 、ｆMAX を同時に実現できる。
【００７３】図１０は、本発明に係る第６の実施例のＡ
ｌＧａＡｓ／ＧａＡｓ系バイポーラである。このトラン
ジスタは、第５の実施例と基本構成が同じであり、した
がって同様な製作工程によって作ることができる。半絶
縁性ＧａＡｓ基板６０１上にｎ+ 型ＧａＡｓサブコレク
タ層６０２が形成され、この上の真性トランジスタ領域
に第１コレクタ層であるｎ+ 型ＧａＡｓコレクタ層６０
３、さらにその上に第４コレクタ層である薄いｐ+ 型Ｇ
ａＡｓコレクタ層６０４を介して第２コレクタ層である
ｎ- 型ＧａＡｓコレクタ層６０５が形成され、外部コレ
クタ領域には第３コレクタ層としてｉ型ＧａＡｓコレク
タ層６０６が形成されている。これらコレクタ層上にｐ
+ 型Ａｌx Ｇａ1-x Ａｓベース層６０７が形成されてい
る。
ｌＧａＡｓ／ＧａＡｓ系バイポーラである。このトラン
ジスタは、第５の実施例と基本構成が同じであり、した
がって同様な製作工程によって作ることができる。半絶
縁性ＧａＡｓ基板６０１上にｎ+ 型ＧａＡｓサブコレク
タ層６０２が形成され、この上の真性トランジスタ領域
に第１コレクタ層であるｎ+ 型ＧａＡｓコレクタ層６０
３、さらにその上に第４コレクタ層である薄いｐ+ 型Ｇ
ａＡｓコレクタ層６０４を介して第２コレクタ層である
ｎ- 型ＧａＡｓコレクタ層６０５が形成され、外部コレ
クタ領域には第３コレクタ層としてｉ型ＧａＡｓコレク
タ層６０６が形成されている。これらコレクタ層上にｐ
+ 型Ａｌx Ｇａ1-x Ａｓベース層６０７が形成されてい
る。
【００７４】このベース層上にはエミッタ層として、ｎ
型Ａｌx Ｇａ1-x Ａｓ層６０８、ｎ型Ａｌ0.25Ｇａ0.75
Ａｓ層６０９、ｎ型Ａｌx Ｇａ1-x Ａｓ層６１０、ｎ+
型Ｉｎx Ｇａ1-x Ａｓ層６１１、ｎ+ 型Ｉｎ0.6 Ｇａ
0.4 Ａｓ層６１２が形成されている。
型Ａｌx Ｇａ1-x Ａｓ層６０８、ｎ型Ａｌ0.25Ｇａ0.75
Ａｓ層６０９、ｎ型Ａｌx Ｇａ1-x Ａｓ層６１０、ｎ+
型Ｉｎx Ｇａ1-x Ａｓ層６１１、ｎ+ 型Ｉｎ0.6 Ｇａ
0.4 Ａｓ層６１２が形成されている。
【００７５】この実施例の第５の実施例との違いは、真
性コレクタ領域のｉ型コレクタ層５０５の部分がｎ- 型
コレクタ層６０５になっていることである。この時、ｎ
- 型コレクタ層６０５は通常動作時に完全に空乏化する
ような不純物濃度と厚さに設定しておかなければならな
い。当然、真性コレクタ領域のｐ+ 型ＧａＡｓ層６０４
の不純物濃度と厚さも、ｎ- 型コレクタ層６０５との関
係で最適値が存在する。このような層構成にすることに
より、空乏化したｎ- 型コレクタ層６０５は正の空間電
荷をもつため、高注入状態においてベース押し出し効果
を抑制することができ、したがって高電流密度まで高い
ｆT 、ｆMAX を同時に実現できる。
性コレクタ領域のｉ型コレクタ層５０５の部分がｎ- 型
コレクタ層６０５になっていることである。この時、ｎ
- 型コレクタ層６０５は通常動作時に完全に空乏化する
ような不純物濃度と厚さに設定しておかなければならな
い。当然、真性コレクタ領域のｐ+ 型ＧａＡｓ層６０４
の不純物濃度と厚さも、ｎ- 型コレクタ層６０５との関
係で最適値が存在する。このような層構成にすることに
より、空乏化したｎ- 型コレクタ層６０５は正の空間電
荷をもつため、高注入状態においてベース押し出し効果
を抑制することができ、したがって高電流密度まで高い
ｆT 、ｆMAX を同時に実現できる。
【００７６】図１１は、本発明の第７の実施例を示す。
このトランジスタも、第５の実施例と基本構造は同じで
あり、したがって同様な製作工程によって作ることがで
きる。半絶縁性ＧａＡｓ基板７０１上にｎ+ 型ＧａＡｓ
サブコレクタ層７０２が形成され、この上の真性トラン
ジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡｓコレ
クタ層７０３、さらにその上に第４コレクタ層である薄
いｐ+ 型ＧａＡｓ層７０４を介して第２コレクタ層であ
るｎ- 型ＧａＡｓコレクタ層７０５が形成され、外部コ
レクタ領域には第３コレクタ層としてｉ型ＧａＡｓコレ
クタ層７０６が形成されている。
このトランジスタも、第５の実施例と基本構造は同じで
あり、したがって同様な製作工程によって作ることがで
きる。半絶縁性ＧａＡｓ基板７０１上にｎ+ 型ＧａＡｓ
サブコレクタ層７０２が形成され、この上の真性トラン
ジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡｓコレ
クタ層７０３、さらにその上に第４コレクタ層である薄
いｐ+ 型ＧａＡｓ層７０４を介して第２コレクタ層であ
るｎ- 型ＧａＡｓコレクタ層７０５が形成され、外部コ
レクタ領域には第３コレクタ層としてｉ型ＧａＡｓコレ
クタ層７０６が形成されている。
【００７７】これらコレクタ層上にｐ+ 型Ａｌx Ｇａ
1-x Ａｓベース層７０７が形成されている。このベース
層上にはエミッタ層として、ｎ型Ａｌx Ｇａ1-x Ａｓ層
７０８、ｎ型Ａｌ0.25Ｇａ0.75Ａｓ層７０８、ｎ型Ａｌ
x Ｇａ1-x Ａｓ層７０９、ｎ+ 型Ｉｎx Ｇａ1-x Ａｓ層
７１１、ｎ+ 型Ｉｎ0.6 Ｇａ0.4 Ａｓ層７１２が形成さ
れている。
1-x Ａｓベース層７０７が形成されている。このベース
層上にはエミッタ層として、ｎ型Ａｌx Ｇａ1-x Ａｓ層
７０８、ｎ型Ａｌ0.25Ｇａ0.75Ａｓ層７０８、ｎ型Ａｌ
x Ｇａ1-x Ａｓ層７０９、ｎ+ 型Ｉｎx Ｇａ1-x Ａｓ層
７１１、ｎ+ 型Ｉｎ0.6 Ｇａ0.4 Ａｓ層７１２が形成さ
れている。
【００７８】第５の実施例との違いは、真性コレクタ領
域のｉ型コレクタ層５０５の代わりにｎ- 型コレクタ層
７０５を用いていることと、外部ベース領域のｉ型コレ
クタ層５０６の代わりにｐ- 型コレクタ層７０６を用い
ていることである。この時、ｎ- 型コレクタ層７０５と
ｐ- 型コレクタ層７０６は、通常動作時に完全に空乏化
するような不純物濃度と厚さに設定しておかなければな
らないし、当然、真性コレクタ領域のｐ+ 型ＧａＡｓ層
７０４の不純物濃度と厚さもｎ- 型コレクタ層７０５と
の関係で最適値が存在する。
域のｉ型コレクタ層５０５の代わりにｎ- 型コレクタ層
７０５を用いていることと、外部ベース領域のｉ型コレ
クタ層５０６の代わりにｐ- 型コレクタ層７０６を用い
ていることである。この時、ｎ- 型コレクタ層７０５と
ｐ- 型コレクタ層７０６は、通常動作時に完全に空乏化
するような不純物濃度と厚さに設定しておかなければな
らないし、当然、真性コレクタ領域のｐ+ 型ＧａＡｓ層
７０４の不純物濃度と厚さもｎ- 型コレクタ層７０５と
の関係で最適値が存在する。
【００７９】このような層構成にすることにより、空乏
化したｎ- 型コレクタ層７０５は正の空間電荷をもつた
め、高注入状態においてベース押し出し効果を抑制する
ことができるし、また外部ベース領域にｉ型層の代わり
にｐ- 型層を用いることにより、外部ベース領域の真性
領域のｎ- 型コレクタ層７０５に対する電子に対する電
位が大きくなるため、もしベースからコレクタに入った
電子が外部ベース領域に広がったとしても、この電位障
壁のために電子は真性領域に引き戻されることになる。
したがって、電子が外部コレクタ領域を走行することに
よるコレクタ走行時間増大の心配はなくなる。
化したｎ- 型コレクタ層７０５は正の空間電荷をもつた
め、高注入状態においてベース押し出し効果を抑制する
ことができるし、また外部ベース領域にｉ型層の代わり
にｐ- 型層を用いることにより、外部ベース領域の真性
領域のｎ- 型コレクタ層７０５に対する電子に対する電
位が大きくなるため、もしベースからコレクタに入った
電子が外部ベース領域に広がったとしても、この電位障
壁のために電子は真性領域に引き戻されることになる。
したがって、電子が外部コレクタ領域を走行することに
よるコレクタ走行時間増大の心配はなくなる。
【００８０】図１２は、本発明の第８の実施例を示す。
このトランジスタも、第５の実施例と構造はほぼ同じで
あり、したがって同様な製作工程によって作ることがで
きる。半絶縁性ＧａＡｓ基板８０１上にｎ+ 型ＧａＡｓ
サブコレクタ層８０２が形成され、この上の真性トラン
ジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡｓコレ
クタ層８０３、さらにその上に第４コレクタ層として薄
いｐ+ 型ＧａＡｓ層８０４を介して第２コレクタ層であ
るｎ- 型ＧａＡｓコレクタ層８０５が形成され、外部コ
レクタ領域には第３コレクタ層としてｉ型ＧａＡｓコレ
クタ層８０６が形成されている。
このトランジスタも、第５の実施例と構造はほぼ同じで
あり、したがって同様な製作工程によって作ることがで
きる。半絶縁性ＧａＡｓ基板８０１上にｎ+ 型ＧａＡｓ
サブコレクタ層８０２が形成され、この上の真性トラン
ジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡｓコレ
クタ層８０３、さらにその上に第４コレクタ層として薄
いｐ+ 型ＧａＡｓ層８０４を介して第２コレクタ層であ
るｎ- 型ＧａＡｓコレクタ層８０５が形成され、外部コ
レクタ領域には第３コレクタ層としてｉ型ＧａＡｓコレ
クタ層８０６が形成されている。
【００８１】これらコレクタ層上に、真性ベース領域か
ら外部ベース領域にまたがって薄いｐ- 型ＧａＡｓ層８
０７を介してｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層８０８
が形成されている。このベース層上にはエミッタ層とし
て、ｎ型Ａｌx Ｇａ1-x Ａｓ層８０９、ｎ型Ａｌ0.3 Ｇ
ａ0.7 Ａｓ層８１０、ｎ型Ａｌx Ｇａ1-x Ａｓ層８１
１、ｎ+ 型ＧａＡｓ層８１２が凸型をなして積層形成さ
れている。
ら外部ベース領域にまたがって薄いｐ- 型ＧａＡｓ層８
０７を介してｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層８０８
が形成されている。このベース層上にはエミッタ層とし
て、ｎ型Ａｌx Ｇａ1-x Ａｓ層８０９、ｎ型Ａｌ0.3 Ｇ
ａ0.7 Ａｓ層８１０、ｎ型Ａｌx Ｇａ1-x Ａｓ層８１
１、ｎ+ 型ＧａＡｓ層８１２が凸型をなして積層形成さ
れている。
【００８２】第５の実施例との違いは、真性ベース層部
分がエミッタ側からｐ+ 型Ａｌx Ｇａ1-x Ａｓ層８０８
とｐ- 型ＧａＡｓ層８０７の２層に分割されていること
である。このとき、ｐ- 型ＧａＡｓ層８０７はｐ+ 型Ａ
ｌx Ｇａ1-x Ａｓベース層８０８との間に拡散電位が発
生し、ベースからコレクタに入る電子に対して加速電界
となる。ｉ型コレクタがｐ+ 型ベースと直接接合してい
る場合、ベース・コレクタ接合界面で伝導帯は滑らかに
繋がっているため、電子は徐々に加速されるが、本実施
例のような構造をとれば、電子は大きな初速度をもって
コレクタを走行するため、初速度が小さい場合に比べて
コレクタ走行時間は大幅に短縮される。
分がエミッタ側からｐ+ 型Ａｌx Ｇａ1-x Ａｓ層８０８
とｐ- 型ＧａＡｓ層８０７の２層に分割されていること
である。このとき、ｐ- 型ＧａＡｓ層８０７はｐ+ 型Ａ
ｌx Ｇａ1-x Ａｓベース層８０８との間に拡散電位が発
生し、ベースからコレクタに入る電子に対して加速電界
となる。ｉ型コレクタがｐ+ 型ベースと直接接合してい
る場合、ベース・コレクタ接合界面で伝導帯は滑らかに
繋がっているため、電子は徐々に加速されるが、本実施
例のような構造をとれば、電子は大きな初速度をもって
コレクタを走行するため、初速度が小さい場合に比べて
コレクタ走行時間は大幅に短縮される。
【００８３】図１３は、本発明の第９の実施例を示す。
このバイポーラトランジスタも先の実施例と構造はほぼ
同じであり、したがってほぼ同様な製作工程によって作
ることができる。
このバイポーラトランジスタも先の実施例と構造はほぼ
同じであり、したがってほぼ同様な製作工程によって作
ることができる。
【００８４】半絶縁性ＧａＡｓ基板９０１上にｎ+ 型Ｇ
ａＡｓサブコレクタ層９０２が形成され、この上の真性
トランジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡ
ｓコレクタ層９０３、さらにその上に第４コレクタ層で
ある薄いｐ+ 型ＧａＡｓ層９０４を介して第２コレクタ
層であるｉ型ＧａＡｓコレクタ層９０６が形成されてい
る。外部コレクタ領域には第３コレクタ層としてｉ型Ｇ
ａＡｓコレクタ層９０６が形成されている。
ａＡｓサブコレクタ層９０２が形成され、この上の真性
トランジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡ
ｓコレクタ層９０３、さらにその上に第４コレクタ層で
ある薄いｐ+ 型ＧａＡｓ層９０４を介して第２コレクタ
層であるｉ型ＧａＡｓコレクタ層９０６が形成されてい
る。外部コレクタ領域には第３コレクタ層としてｉ型Ｇ
ａＡｓコレクタ層９０６が形成されている。
【００８５】これらコレクタ層上に、薄いｎ+ 型ＧａＡ
ｓ層９０７を介してｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層
９０９が形成されている。ｎ+ 型ＧａＡｓ層９０７の外
側にはｐ型ＧａＡｓ外部ベース層９０８が形成されてい
る。真性ベース領域上にはエミッタ層として、ｎ型Ａｌ
x Ｇａ1-x Ａｓ層９１０、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層
１９１１、ｎ型Ａｌx Ｇａ1-x Ａｓ層９１２、ｎ+ 型Ｇ
ａＡｓ層９１３が積層形成されている。
ｓ層９０７を介してｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層
９０９が形成されている。ｎ+ 型ＧａＡｓ層９０７の外
側にはｐ型ＧａＡｓ外部ベース層９０８が形成されてい
る。真性ベース領域上にはエミッタ層として、ｎ型Ａｌ
x Ｇａ1-x Ａｓ層９１０、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層
１９１１、ｎ型Ａｌx Ｇａ1-x Ａｓ層９１２、ｎ+ 型Ｇ
ａＡｓ層９１３が積層形成されている。
【００８６】第８の実施例との違いは、ｐ- 型ＧａＡｓ
層８０７の代わりにｎ+ 型ＧａＡｓ層９０７を用いたこ
とと、外部ベース領域はイオン注入あるいは不純物拡散
によってｐ型層９０８に反転していることである。この
実施例でも、ｎ+ 型ＧａＡｓ層９０７は通常動作時に完
全空乏化するような不純物濃度と厚さに設定されてお
り、第８の実施例におけるｐ- 型ＧａＡｓ層８０７と全
く同じ目的で設けられている。また、ｐ型層９０８は外
部ベース領域のコレクタ接合容量が残りのｉ層の厚さだ
けで決まるように設けられたものである。したがって、
この実施例のトランジスタの素子特性はほとんど第８の
実施例と同じということになる。
層８０７の代わりにｎ+ 型ＧａＡｓ層９０７を用いたこ
とと、外部ベース領域はイオン注入あるいは不純物拡散
によってｐ型層９０８に反転していることである。この
実施例でも、ｎ+ 型ＧａＡｓ層９０７は通常動作時に完
全空乏化するような不純物濃度と厚さに設定されてお
り、第８の実施例におけるｐ- 型ＧａＡｓ層８０７と全
く同じ目的で設けられている。また、ｐ型層９０８は外
部ベース領域のコレクタ接合容量が残りのｉ層の厚さだ
けで決まるように設けられたものである。したがって、
この実施例のトランジスタの素子特性はほとんど第８の
実施例と同じということになる。
【００８７】以上の実施例では全て、コレクタ層の下地
に高濃度のサブコレクタ層が設けられ、このサブコレク
タ層からコレクタ電極取出しが行われる構造を示してい
る。しかしながら、本発明においてこのサブコレクタ層
は必須のものではなく、高濃度の第１コレクタ層を利用
してコレクタ電極取出しを行うようにすることが可能で
ある。その様な実施例を次に幾つか説明する。
に高濃度のサブコレクタ層が設けられ、このサブコレク
タ層からコレクタ電極取出しが行われる構造を示してい
る。しかしながら、本発明においてこのサブコレクタ層
は必須のものではなく、高濃度の第１コレクタ層を利用
してコレクタ電極取出しを行うようにすることが可能で
ある。その様な実施例を次に幾つか説明する。
【００８８】図１４は、図１の実施例を基本としてその
サブコレクタ層１０２を省略した第１０の実施例であ
る。この場合、高濃度のｎ+ 型ＧａＡｓコレクタ層１０
３を図の垂直方向に素子領域外部まで延在させて、コレ
クタ電極取り出しを行うことになる。
サブコレクタ層１０２を省略した第１０の実施例であ
る。この場合、高濃度のｎ+ 型ＧａＡｓコレクタ層１０
３を図の垂直方向に素子領域外部まで延在させて、コレ
クタ電極取り出しを行うことになる。
【００８９】図１５は、そのコレクタ電極取り出し構造
を示すレイアウトである。図１４は、図１５のＡ−Ａ′
断面に対応する。破線で示すように、ｎ+型ＧａＡｓコ
レクタ層１０３が素子領域の外にまで延在してパターン
形成されて、素子領域外部でコレクタ電極１１４をその
ｎ+ 型ＧａＡｓコレクタ層１０３にコンタクトさせてい
る。図１５ではコレクタ電極取り出しを片側から行って
いるが、これを両側から取り出すことも可能である。
を示すレイアウトである。図１４は、図１５のＡ−Ａ′
断面に対応する。破線で示すように、ｎ+型ＧａＡｓコ
レクタ層１０３が素子領域の外にまで延在してパターン
形成されて、素子領域外部でコレクタ電極１１４をその
ｎ+ 型ＧａＡｓコレクタ層１０３にコンタクトさせてい
る。図１５ではコレクタ電極取り出しを片側から行って
いるが、これを両側から取り出すことも可能である。
【００９０】図１６は同様に、図１の実施例を変形した
サブコレクタ層のない第１１の実施例である。この実施
例では、図１の実施例における第３コレクタ層であるｉ
型ＧａＡｓコレクタ層１０４を半絶縁性ＧａＡｓ基板１
０１で兼用させている。この構造は、半絶縁性ＧａＡｓ
基板１０１に溝を加工して、その溝内部にｎ+ 型ＧａＡ
ｓコレクタ層１０３を埋込み形成することにより得られ
る。コレクタ電極取り出しは上の実施例と同様にすれば
よい。
サブコレクタ層のない第１１の実施例である。この実施
例では、図１の実施例における第３コレクタ層であるｉ
型ＧａＡｓコレクタ層１０４を半絶縁性ＧａＡｓ基板１
０１で兼用させている。この構造は、半絶縁性ＧａＡｓ
基板１０１に溝を加工して、その溝内部にｎ+ 型ＧａＡ
ｓコレクタ層１０３を埋込み形成することにより得られ
る。コレクタ電極取り出しは上の実施例と同様にすれば
よい。
【００９１】図１７は同様に、図１の実施例を変形した
サブコレクタ層のない第１２の実施例である。この実施
例では、半絶縁性ＧａＡｓ基板１０１上に第３コレクタ
層となるｉ型ＧａＡｓコレクタ層１０４を全面に成長さ
せた後、これに選択エッチングにより溝を加工して、図
１６の実施例と同様にｎ+ 型ＧａＡｓコレクタ層１０３
を埋込み形成したものである。コレクタ電極取り出しは
やはり、第１０の実施例と同様にすればよい。
サブコレクタ層のない第１２の実施例である。この実施
例では、半絶縁性ＧａＡｓ基板１０１上に第３コレクタ
層となるｉ型ＧａＡｓコレクタ層１０４を全面に成長さ
せた後、これに選択エッチングにより溝を加工して、図
１６の実施例と同様にｎ+ 型ＧａＡｓコレクタ層１０３
を埋込み形成したものである。コレクタ電極取り出しは
やはり、第１０の実施例と同様にすればよい。
【００９２】以上の図１４〜図１７で説明した実施例
は、図１の実施例の素子構造を基本としたが、同様の変
形は、図２以下の実施例の素子構造に対しても可能であ
る。
は、図１の実施例の素子構造を基本としたが、同様の変
形は、図２以下の実施例の素子構造に対しても可能であ
る。
【００９３】また図１４〜図１７の実施例において、コ
レクタ電極コンタクトを良好なするためにｎ+ 型ＧａＡ
ｓコレクタ層１０３の部分を、十分高濃度のｎ+ 型のＩ
ｎＧａＡｓ層とｎ+ 型ＧａＡｓ層の積層構造とすること
も有用である。その場合、バンドギャップを滑らかに遷
移させるために、エミッタ領域と同様にＧａＡｓ層とと
ＩｎＧａＡｓ層の間にバンドギャップ遷移層を設けるこ
とが望ましい。
レクタ電極コンタクトを良好なするためにｎ+ 型ＧａＡ
ｓコレクタ層１０３の部分を、十分高濃度のｎ+ 型のＩ
ｎＧａＡｓ層とｎ+ 型ＧａＡｓ層の積層構造とすること
も有用である。その場合、バンドギャップを滑らかに遷
移させるために、エミッタ領域と同様にＧａＡｓ層とと
ＩｎＧａＡｓ層の間にバンドギャップ遷移層を設けるこ
とが望ましい。
【００９４】図１５のレイアウトでは、ベース電極１１
４が斜線領域ａでｎ+ 型ＧａＡｓコレクタ層１０３とオ
ーバーラップする。これは、コレクタ・ベース間容量の
増大の一因となる。この点を改善するには、ベース電極
をエミッタ電極上を通して引き出すようにすればよい。
４が斜線領域ａでｎ+ 型ＧａＡｓコレクタ層１０３とオ
ーバーラップする。これは、コレクタ・ベース間容量の
増大の一因となる。この点を改善するには、ベース電極
をエミッタ電極上を通して引き出すようにすればよい。
【００９５】図１８は、その場合の電極レイアウトを図
１５に対応させて示している。図１９はこの様な電極レ
イアウトとする場合の図１８のＡ−Ａ′断面での製造プ
ロセスである。図１９(a) は、エミッタ電極となる例え
ばＷＮ膜１１３0 が全面に形成され、この上にシリコン
酸化膜１１９が堆積された状態を示している。この後、
図１９(b) に示すようにシリコン酸化膜１１９をパター
ニングし、これをマスクとして用いてＷＮ膜１１３0 を
選択エッチングしてエミッタ電極１１３を形成し、引き
続いて半導体層を選択エッチングしてエミッタ層を凸型
に加工し、外部ベース領域を露出させる。エミッタ層側
壁にはシリコン酸化膜１１８を形成する。この間エミッ
タ電極を覆うシリコン酸化膜１１９を残しておけば、そ
の後図１９(c) に示すように、ベース電極１１４をエミ
ッタ電極１１３上をジャンプして配設することができ
る。
１５に対応させて示している。図１９はこの様な電極レ
イアウトとする場合の図１８のＡ−Ａ′断面での製造プ
ロセスである。図１９(a) は、エミッタ電極となる例え
ばＷＮ膜１１３0 が全面に形成され、この上にシリコン
酸化膜１１９が堆積された状態を示している。この後、
図１９(b) に示すようにシリコン酸化膜１１９をパター
ニングし、これをマスクとして用いてＷＮ膜１１３0 を
選択エッチングしてエミッタ電極１１３を形成し、引き
続いて半導体層を選択エッチングしてエミッタ層を凸型
に加工し、外部ベース領域を露出させる。エミッタ層側
壁にはシリコン酸化膜１１８を形成する。この間エミッ
タ電極を覆うシリコン酸化膜１１９を残しておけば、そ
の後図１９(c) に示すように、ベース電極１１４をエミ
ッタ電極１１３上をジャンプして配設することができ
る。
【００９６】以上、ＡｌＧａＡｓ／ＧａＡｓ系およびＳ
ｉＧｅ／Ｓｉ系のヘテロ接合を有するバイポーラトラン
ジスタの実施例を説明したが、他の材料系例えば、Ｉｎ
ＡｌＡｓ／ＩｎＧａＡｓ系，ＩｎＰ／ＩｎＧａＡｓＰ
系，ＩｎＧａＡｓ／ＧａＳｂＡｓ系等のIII-V 族化合物
半導体、或いはＳｉＣ／Ｓｉ等のIV族半導体同志のヘテ
ロ接合、ＨｇＣｄＴｅ／ＣｄＴｅ等のII-VI族化合物半
導体のヘテロ接合、ＧａＰ／Ｓｉ系，ＧａＡｓ／Ｇｅ系
等のIII-V 族とIV族半導体のヘテロ接合を用いた場合に
も本発明を適用することができる。また本発明は、エミ
ッタに多結晶シリコンを用いたバイポーラトランジスタ
にも適用できる。
ｉＧｅ／Ｓｉ系のヘテロ接合を有するバイポーラトラン
ジスタの実施例を説明したが、他の材料系例えば、Ｉｎ
ＡｌＡｓ／ＩｎＧａＡｓ系，ＩｎＰ／ＩｎＧａＡｓＰ
系，ＩｎＧａＡｓ／ＧａＳｂＡｓ系等のIII-V 族化合物
半導体、或いはＳｉＣ／Ｓｉ等のIV族半導体同志のヘテ
ロ接合、ＨｇＣｄＴｅ／ＣｄＴｅ等のII-VI族化合物半
導体のヘテロ接合、ＧａＰ／Ｓｉ系，ＧａＡｓ／Ｇｅ系
等のIII-V 族とIV族半導体のヘテロ接合を用いた場合に
も本発明を適用することができる。また本発明は、エミ
ッタに多結晶シリコンを用いたバイポーラトランジスタ
にも適用できる。
【００９７】さらに実施例では全てヘテロ接合バイポー
ラトランジスタとしたが、ヘテロ接合を用いない通常の
バイポーラトランジスタに対しても本発明は有効であ
る。
ラトランジスタとしたが、ヘテロ接合を用いない通常の
バイポーラトランジスタに対しても本発明は有効であ
る。
【００９８】
【発明の効果】以上述べたように、本発明によれば、真
性コレクタ領域と外部ベース領域をそれぞれ独立に設計
できるため、コレクタ走行時間を短縮しつつコレクタ接
合容量も小さくすることが可能であり、したがって、極
めて大きなカットオフ周波数ｆT と最大発振周波数ｆ
MAX を同時に有する超高速のバイポーラトランジスタを
実現できる。
性コレクタ領域と外部ベース領域をそれぞれ独立に設計
できるため、コレクタ走行時間を短縮しつつコレクタ接
合容量も小さくすることが可能であり、したがって、極
めて大きなカットオフ周波数ｆT と最大発振周波数ｆ
MAX を同時に有する超高速のバイポーラトランジスタを
実現できる。
【図１】本発明の第１の実施例のヘテロ接合バイポーラ
トランジスタを示す断面図。
トランジスタを示す断面図。
【図２】同実施例の製造工程を示す断面図。
【図３】同実施例の製造工程を示す断面図。
【図４】本発明の第２の実施例のヘテロ接合バイポーラ
トランジスタを示す断面図。
トランジスタを示す断面図。
【図５】本発明の第３の実施例のヘテロ接合バイポーラ
トランジスタを示す断面図。
トランジスタを示す断面図。
【図６】本発明の第４の実施例のヘテロ接合バイポーラ
トランジスタを示す断面図。
トランジスタを示す断面図。
【図７】本発明の第５の実施例のヘテロ接合バイポーラ
トランジスタを示す断面図。
トランジスタを示す断面図。
【図８】同実施例の製造工程を示す断面図。
【図９】同実施例の製造工程を示す断面図、
【図１０】本発明の第６の実施例のヘテロ接合バイポー
ラトランジスタを示す断面図。
ラトランジスタを示す断面図。
【図１１】本発明の第７の実施例のヘテロ接合バイポー
ラトランジスタを示す断面図。
ラトランジスタを示す断面図。
【図１２】本発明の第８の実施例のヘテロ接合バイポー
ラトランジスタを示す断面図。
ラトランジスタを示す断面図。
【図１３】本発明の第９の実施例のヘテロ接合バイポー
ラトランジスタを示す断面図。
ラトランジスタを示す断面図。
【図１４】本発明の第１０の実施例のヘテロ接合バイポ
ーラトランジスタを示す断面図。
ーラトランジスタを示す断面図。
【図１５】同実施例のコレクタ電極取り出し構造を示す
レイアウト図。
レイアウト図。
【図１６】本発明の第１１の実施例のヘテロ接合バイポ
ーラトランジスタを示す断面図。
ーラトランジスタを示す断面図。
【図１７】本発明の第１２の実施例のヘテロ接合バイポ
ーラトランジスタを示す断面図。
ーラトランジスタを示す断面図。
【図１８】図１５の変形例を示すレイアウト図。
【図１９】図１８の電極構造を実現するための製造プロ
セスを示す図。
セスを示す図。
【図２０】従来例のホモ接合バイポーラトランジスタの
断面図。
断面図。
【図２１】従来例のヘテロ接合バイポーラトランジスタ
の断面図。
の断面図。
【図２２】従来例のホモ接合バイポーラトランジスタの
断面図。
断面図。
【図２３】従来例のヘテロ接合バイポーラトランジスタ
断面図。
断面図。
１０１…半絶縁性ＧａＡｓ基板、 １０２…ｎ+ 型ＧａＡｓサブコレクタ層、 １０３…ｎ+ 型ＧａＡｓコレクタ層（第１コレクタ
層）、 １０４…ｉ型ＧａＡｓコレクタ層（第３コレクタ層）、 １０５…ｎ型ＧａＡｓコレクタ層（第２コレクタ層）、 １０６…ｐ型ＧａＡｓ外部ベース層、 １０７…ｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層、 １０８…ｎ型Ａｌx Ｇａ1-x Ａｓエミッタ層、 １０９…ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓエミッタ層、 １１０…ｎ型Ａｌx Ｇａ1-x Ａｓエミッタ層、 １１１…ｎ+ 型Ｉｎx Ｇａ1-x Ａｓエミッタ・キャップ
層、 １１２…ｎ+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタ・キャッ
プ層、 １１３…エミッタ電極、 １１４…ベース電極、 １１５…コレクタ電極、 １１６，１１７…分離絶縁層、 １１８…ＳｉＯ2 膜、 ５０１…半絶縁性ＧａＡｓ基板、 ５０２…ｎ+ 型ＧａＡｓサブコレクタ層、 ５０３…ｎ+ 型ＧａＡｓコレクタ層（第１コレクタ
層）、 ５０４…ｐ+ 型ＧａＡｓ層（第４コレクタ層）、 ５０５…ｉ型ＧａＡｓコレクタ層（第２コレクタ層）、 ５０６…ｉ型ＧａＡｓコレクタ層（第３コレクタ層）、 ５０７…ｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層、 ５０８…ｎ型Ａｌx Ｇａ1-x Ａｓエミッタ層、 ５０９…ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓエミッタ層、 ５１０…ｎ型Ａｌx Ｇａ1-x Ａｓエミッタ層、 ５１１…ｎ+ 型Ｉｎx Ｇａ1-x Ａｓエミッタ・キャップ
層、 ５１２…ｎ+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタ・キャッ
プ層、 ５１３…エミッタ電極、 ５１４…ベース電極、 ５１５…コレクタ電極、 ５１６，５１７…分離絶縁層、 ５１８…ＳｉＯ2 膜。
層）、 １０４…ｉ型ＧａＡｓコレクタ層（第３コレクタ層）、 １０５…ｎ型ＧａＡｓコレクタ層（第２コレクタ層）、 １０６…ｐ型ＧａＡｓ外部ベース層、 １０７…ｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層、 １０８…ｎ型Ａｌx Ｇａ1-x Ａｓエミッタ層、 １０９…ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓエミッタ層、 １１０…ｎ型Ａｌx Ｇａ1-x Ａｓエミッタ層、 １１１…ｎ+ 型Ｉｎx Ｇａ1-x Ａｓエミッタ・キャップ
層、 １１２…ｎ+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタ・キャッ
プ層、 １１３…エミッタ電極、 １１４…ベース電極、 １１５…コレクタ電極、 １１６，１１７…分離絶縁層、 １１８…ＳｉＯ2 膜、 ５０１…半絶縁性ＧａＡｓ基板、 ５０２…ｎ+ 型ＧａＡｓサブコレクタ層、 ５０３…ｎ+ 型ＧａＡｓコレクタ層（第１コレクタ
層）、 ５０４…ｐ+ 型ＧａＡｓ層（第４コレクタ層）、 ５０５…ｉ型ＧａＡｓコレクタ層（第２コレクタ層）、 ５０６…ｉ型ＧａＡｓコレクタ層（第３コレクタ層）、 ５０７…ｐ+ 型Ａｌx Ｇａ1-x Ａｓベース層、 ５０８…ｎ型Ａｌx Ｇａ1-x Ａｓエミッタ層、 ５０９…ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓエミッタ層、 ５１０…ｎ型Ａｌx Ｇａ1-x Ａｓエミッタ層、 ５１１…ｎ+ 型Ｉｎx Ｇａ1-x Ａｓエミッタ・キャップ
層、 ５１２…ｎ+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタ・キャッ
プ層、 ５１３…エミッタ電極、 ５１４…ベース電極、 ５１５…コレクタ電極、 ５１６，５１７…分離絶縁層、 ５１８…ＳｉＯ2 膜。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】ここで、Ａｌx Ｇａ1-x Ａｓ層９３６，９
３７及び９３９は、Ａｌの組成比ｘが空間的に変化して
いる領域で、それぞれ基板側から０≦ｘ≦０．１、０．
１≦ｘ≦０．３、０．３≧ｘ≧０と変化させている。ｎ
型ＧａＡｓ層９３３およびｐ型ＧａＡｓ層９３４の真性
トランジスタ領域の外側は、Ｂ等のイオン注入によって
高抵抗層９３５とされている。
３７及び９３９は、Ａｌの組成比ｘが空間的に変化して
いる領域で、それぞれ基板側から０≦ｘ≦０．１、０．
１≦ｘ≦０．３、０．３≧ｘ≧０と変化させている。ｎ
型ＧａＡｓ層９３３およびｐ型ＧａＡｓ層９３４の真性
トランジスタ領域の外側は、Ｂ等のイオン注入によって
高抵抗層９３５とされている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】この実施例に係るバイポーラトランジスタ
においては、真性トランジスタ領域の第１コレクタ層で
あるｎ+ 型ＧａＡｓコレクタ層１０３と外部ベース領域
のｐ型ＧａＡｓ層１０６が互いに隔たって形成される。
第２コレクタ層であるｎ型ＧａＡｓコレクタ層１０５お
よびｐ型ＧａＡｓ層１０６と真性ベースとなるｐ+ 型Ａ
ｌＧａＡｓベース層１０７の境界は基板と平行な同一平
面上に形成される。そして、ｎ+ 型ＧａＡｓコレクタ層
１０３、ｎ型ＧａＡｓコレクタ層１０５、及びエミッタ
層の基板と平行な面の面積をそれぞれＳC1、ＳC2、ＳE
としたとき、 ＳC1＜ＳC2かつＳC2＞ＳE なる関係を満足して、エミッタ層はｎ型ＧａＡｓコレク
タ層１０５の内側に位置している。ｎ+ 型ＧａＡｓコレ
クタ層１０３およびｎ型ＧａＡｓコレクタ層１０５の不
純物濃度をそれぞれＮC1、ＮC2としたとき、 ＮC1≧ＮC2 なる関係を満足する。さらに第２コレクタであるｎ型Ｇ
ａＡｓコレクタ層１０５層及びｐ型ＧａＡｓ外部ベース
層１０６の厚さをそれぞれｄC2、ｄB2 としたとき、 ｄC2≦ｄB2 なる関係を満足する。
においては、真性トランジスタ領域の第１コレクタ層で
あるｎ+ 型ＧａＡｓコレクタ層１０３と外部ベース領域
のｐ型ＧａＡｓ層１０６が互いに隔たって形成される。
第２コレクタ層であるｎ型ＧａＡｓコレクタ層１０５お
よびｐ型ＧａＡｓ層１０６と真性ベースとなるｐ+ 型Ａ
ｌＧａＡｓベース層１０７の境界は基板と平行な同一平
面上に形成される。そして、ｎ+ 型ＧａＡｓコレクタ層
１０３、ｎ型ＧａＡｓコレクタ層１０５、及びエミッタ
層の基板と平行な面の面積をそれぞれＳC1、ＳC2、ＳE
としたとき、 ＳC1＜ＳC2かつＳC2＞ＳE なる関係を満足して、エミッタ層はｎ型ＧａＡｓコレク
タ層１０５の内側に位置している。ｎ+ 型ＧａＡｓコレ
クタ層１０３およびｎ型ＧａＡｓコレクタ層１０５の不
純物濃度をそれぞれＮC1、ＮC2としたとき、 ＮC1≧ＮC2 なる関係を満足する。さらに第２コレクタであるｎ型Ｇ
ａＡｓコレクタ層１０５層及びｐ型ＧａＡｓ外部ベース
層１０６の厚さをそれぞれｄC2、ｄB2 としたとき、 ｄC2≦ｄB2 なる関係を満足する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】図５は、本発明の第３の実施例のＡｌＧａ
Ａｓ／ＧａＡｓヘテロ接合バイポーラトランジスタを示
す。このトランジスタも第１の実施例と同様な製作工程
によって作ることができる。この実施例では、第２コレ
クタ層であるｎ型ＧａＡｓ層３０６の上に第４コレクタ
層としてｐ型ＧａＡｓコレクタ層３０７が形成されてい
る。
Ａｓ／ＧａＡｓヘテロ接合バイポーラトランジスタを示
す。このトランジスタも第１の実施例と同様な製作工程
によって作ることができる。この実施例では、第２コレ
クタ層であるｎ型ＧａＡｓ層３０６の上に第４コレクタ
層としてｐ型ＧａＡｓコレクタ層３０７が形成されてい
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】これらコレクタ層上にｐ+ 型Ａｌx Ｇａ
1-x Ａｓベース層７０７が形成されている。このベース
層上にはエミッタ層として、ｎ型Ａｌx Ｇａ1-x Ａｓ層
７０８、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層７０９、ｎ型Ａｌ
x Ｇａ1-x Ａｓ層７１０、ｎ+ 型Ｉｎx Ｇａ1-x Ａｓ層
７１１、ｎ+ 型Ｉｎ0.6 Ｇａ0.4 Ａｓ層７１２が形成さ
れている。
1-x Ａｓベース層７０７が形成されている。このベース
層上にはエミッタ層として、ｎ型Ａｌx Ｇａ1-x Ａｓ層
７０８、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層７０９、ｎ型Ａｌ
x Ｇａ1-x Ａｓ層７１０、ｎ+ 型Ｉｎx Ｇａ1-x Ａｓ層
７１１、ｎ+ 型Ｉｎ0.6 Ｇａ0.4 Ａｓ層７１２が形成さ
れている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正内容】
【００８０】図１２は、本発明の第８の実施例を示す。
このトランジスタも、第５の実施例と構造はほぼ同じで
あり、したがって同様な製作工程によって作ることがで
きる。半絶縁性ＧａＡｓ基板８０１上にｎ+ 型ＧａＡｓ
サブコレクタ層８０２が形成され、この上の真性トラン
ジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡｓコレ
クタ層８０３、さらにその上に第４コレクタ層として薄
いｐ+ 型ＧａＡｓ層８０４を介して第２コレクタ層であ
るｉ型ＧａＡｓコレクタ層８０５が形成され、外部コレ
クタ領域には第３コレクタ層としてｉ型ＧａＡｓコレク
タ層８０６が形成されている。
このトランジスタも、第５の実施例と構造はほぼ同じで
あり、したがって同様な製作工程によって作ることがで
きる。半絶縁性ＧａＡｓ基板８０１上にｎ+ 型ＧａＡｓ
サブコレクタ層８０２が形成され、この上の真性トラン
ジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡｓコレ
クタ層８０３、さらにその上に第４コレクタ層として薄
いｐ+ 型ＧａＡｓ層８０４を介して第２コレクタ層であ
るｉ型ＧａＡｓコレクタ層８０５が形成され、外部コレ
クタ領域には第３コレクタ層としてｉ型ＧａＡｓコレク
タ層８０６が形成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正内容】
【００８４】半絶縁性ＧａＡｓ基板９０１上にｎ+ 型Ｇ
ａＡｓサブコレクタ層９０２が形成され、この上の真性
トランジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡ
ｓコレクタ層９０３、さらにその上に第４コレクタ層で
ある薄いｐ+ 型ＧａＡｓ層９０４を介して第２コレクタ
層であるｉ型ＧａＡｓコレクタ層９０５が形成されてい
る。外部コレクタ領域には第３コレクタ層としてｉ型Ｇ
ａＡｓコレクタ層９０６が形成されている。
ａＡｓサブコレクタ層９０２が形成され、この上の真性
トランジスタ領域に第１コレクタ層であるｎ+ 型ＧａＡ
ｓコレクタ層９０３、さらにその上に第４コレクタ層で
ある薄いｐ+ 型ＧａＡｓ層９０４を介して第２コレクタ
層であるｉ型ＧａＡｓコレクタ層９０５が形成されてい
る。外部コレクタ領域には第３コレクタ層としてｉ型Ｇ
ａＡｓコレクタ層９０６が形成されている。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
Claims (2)
- 【請求項１】半導体基板上に第１導電型のコレクタ層、
第２導電型のベース層および第１導電型のエミッタ層が
積層されたバイポーラトランジスタにおいて、 前記コレクタ層は、真性トランジスタ領域に積層された
高濃度の第１コレクタ層とこれより低濃度の第２コレク
タ層、および第２コレクタ層の外側に形成された高抵抗
の第３コレクタ層を有し、 前記ベース層は、真性トランジスタ領域にある前記第２
コレクタ層上から前記第３コレクタ層上に延在して形成
され、 前記エミッタ層は前記ベース層上の真性トランジスタ領
域に局在して形成されている、 ことを特徴とするバイポーラトランジスタ。 - 【請求項２】半導体基板上に第１導電型のコレクタ層、
第２導電型のベース層および第１導電型のエミッタ層が
積層されたバイポーラトランジスタにおいて、 前記コレクタ層は、真性トランジスタ領域に積層された
高濃度の第１コレクタ層とこれより低濃度の第２コレク
タ層、この第２コレクタ層の外側に形成された高抵抗の
第３コレクタ層、および前記第２コレクタ層のベース層
側または第１コレクタ層側に形成された第２導電型の第
４コレクタ層を有し、 前記ベース層は、真性トランジスタ領域にある前記第２
コレクタ層上から前記第３コレクタ層上に延在して形成
され、 前記エミッタ層は前記ベース層上の真性トランジスタ領
域に局在して形成されている、 ことを特徴とするバイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291562A JPH05109753A (ja) | 1991-08-16 | 1991-11-07 | バイポーラトランジスタ |
| US07/929,524 US5336909A (en) | 1991-08-16 | 1992-08-14 | Bipolar transistor with an improved collector structure |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-205949 | 1991-08-16 | ||
| JP20594991 | 1991-08-16 | ||
| JP3291562A JPH05109753A (ja) | 1991-08-16 | 1991-11-07 | バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109753A true JPH05109753A (ja) | 1993-04-30 |
Family
ID=26515351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3291562A Pending JPH05109753A (ja) | 1991-08-16 | 1991-11-07 | バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5336909A (ja) |
| JP (1) | JPH05109753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318178A (ja) * | 2007-08-13 | 2007-12-06 | Sumitomo Electric Ind Ltd | 化合物半導体バイポーラトランジスタ |
| JP2016111209A (ja) * | 2014-12-08 | 2016-06-20 | 日本電信電話株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
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|---|---|---|---|---|
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| JP2979964B2 (ja) * | 1994-07-25 | 1999-11-22 | 株式会社日立製作所 | 半導体装置及びそれを用いたインバータ装置 |
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| US5631477A (en) * | 1995-06-02 | 1997-05-20 | Trw Inc. | Quaternary collector InAlAs-InGaAlAs heterojunction bipolar transistor |
| JPH09115919A (ja) * | 1995-10-13 | 1997-05-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| SE519975C2 (sv) * | 1999-06-23 | 2003-05-06 | Ericsson Telefon Ab L M | Halvledarstruktur för högspänningshalvledarkomponenter |
| US7038250B2 (en) * | 2003-05-28 | 2006-05-02 | Kabushiki Kaisha Toshiba | Semiconductor device suited for a high frequency amplifier |
| JP4661088B2 (ja) * | 2004-06-01 | 2011-03-30 | 住友化学株式会社 | ｐｎ接合を有する化合物半導体基板の製造方法 |
| US7687886B2 (en) * | 2004-08-19 | 2010-03-30 | Microlink Devices, Inc. | High on-state breakdown heterojunction bipolar transistor |
| JP5160071B2 (ja) * | 2006-11-16 | 2013-03-13 | ルネサスエレクトロニクス株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP5576272B2 (ja) | 2007-07-03 | 2014-08-20 | マイクロリンク デバイセズ インコーポレイテッド | Ｉｉｉ−ｖ化合物薄膜太陽電池 |
| US9245951B1 (en) | 2014-09-16 | 2016-01-26 | Globalfoundries Inc. | Profile control over a collector of a bipolar junction transistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3607468A (en) * | 1968-10-07 | 1971-09-21 | Ibm | Method of forming shallow junction semiconductor devices |
| BE758682A (fr) * | 1969-11-10 | 1971-05-10 | Ibm | Procede de fabrication d'un transistor a socle |
| JP2537168B2 (ja) * | 1984-08-23 | 1996-09-25 | 株式会社東芝 | ヘテロ接合バイポ−ラトランジスタ |
| US4644383A (en) * | 1985-04-08 | 1987-02-17 | Harris Corporation | Subcollector for oxide and junction isolated IC's |
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| JP2542676B2 (ja) * | 1987-07-02 | 1996-10-09 | 株式会社東芝 | ヘテロ接合バイポ―ラトランジスタ |
-
1991
- 1991-11-07 JP JP3291562A patent/JPH05109753A/ja active Pending
-
1992
- 1992-08-14 US US07/929,524 patent/US5336909A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2016111209A (ja) * | 2014-12-08 | 2016-06-20 | 日本電信電話株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5336909A (en) | 1994-08-09 |
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