JPH05110030A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05110030A JPH05110030A JP3272226A JP27222691A JPH05110030A JP H05110030 A JPH05110030 A JP H05110030A JP 3272226 A JP3272226 A JP 3272226A JP 27222691 A JP27222691 A JP 27222691A JP H05110030 A JPH05110030 A JP H05110030A
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- JP
- Japan
- Prior art keywords
- word line
- extending direction
- word
- storage electrode
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ワード線方向の段差が緩やかなメタル層を有
する構造の半導体記憶装置を提供する。 【構成】 ワード線の伸びる方向の最端に位置するビッ
ト線の配置ピッチが、隣接するビット線よりも大きく形
成され、かつ、最端の蓄積電極が、隣接する蓄積電極よ
りも大きく形成され、さらに、プレート電極が最端のビ
ット線よりもワード線の伸びる方向の端側の位置まで伸
びて形成されていることにより、ワード線方向の段差が
段階的に緩和された構造を有する。
する構造の半導体記憶装置を提供する。 【構成】 ワード線の伸びる方向の最端に位置するビッ
ト線の配置ピッチが、隣接するビット線よりも大きく形
成され、かつ、最端の蓄積電極が、隣接する蓄積電極よ
りも大きく形成され、さらに、プレート電極が最端のビ
ット線よりもワード線の伸びる方向の端側の位置まで伸
びて形成されていることにより、ワード線方向の段差が
段階的に緩和された構造を有する。
Description
【０００１】
【産業上の利用分野】 本発明は半導体記憶装置に関
し、特に、ＤＲＡＭのメモリセル端部の構造に関わる半
導体記憶装置に関する。
し、特に、ＤＲＡＭのメモリセル端部の構造に関わる半
導体記憶装置に関する。
【０００２】
【従来の技術】 近年、ＤＲＡＭの高集積化合物にとも
なって、メモリセル構造も三次元化が進み、スタック型
およびトレンチ型メモリセルが実用化されている。特
に、メモリセルのデータ保持特性の点から、スタック型
が主流になりつつある。しかし、このスタック型メモリ
セルでは、メモリセルキャパシタを上方に積み上げるた
め、メモリセルアレイの高さが高くなり、周辺回路の領
域との段差が大きくなる。このため、高段差上の加工を
必要としている。
なって、メモリセル構造も三次元化が進み、スタック型
およびトレンチ型メモリセルが実用化されている。特
に、メモリセルのデータ保持特性の点から、スタック型
が主流になりつつある。しかし、このスタック型メモリ
セルでは、メモリセルキャパシタを上方に積み上げるた
め、メモリセルアレイの高さが高くなり、周辺回路の領
域との段差が大きくなる。このため、高段差上の加工を
必要としている。
【０００３】図２に、従来の半導体記憶装置（ＤＲＡ
Ｍ）のメモリセルアレイ端部の模式断面図を示す。ワー
ド線１１と直交してその上方に平行に配置されたビット
線１２は同じピッチで形成されている。また、ワード線
１１とビット線１２の各交差点の隣接するものどうしを
跨ぐようにその上方位置にに蓄積電極１３が形成されて
おり、端部の蓄積電極は有効蓄積電極の形状を確保ため
のダミーパターン１３ａとなっている。さらに、これら
複数の蓄積電極１３の上面には共通電極として、プレー
ト電極１４が形成されている。このように形成されてい
るメモリセル上には、ポリシリコン又はポリサイドで形
成されたワード線１１を裏打ち（シャント）するために
メタル１５が形成されている。
Ｍ）のメモリセルアレイ端部の模式断面図を示す。ワー
ド線１１と直交してその上方に平行に配置されたビット
線１２は同じピッチで形成されている。また、ワード線
１１とビット線１２の各交差点の隣接するものどうしを
跨ぐようにその上方位置にに蓄積電極１３が形成されて
おり、端部の蓄積電極は有効蓄積電極の形状を確保ため
のダミーパターン１３ａとなっている。さらに、これら
複数の蓄積電極１３の上面には共通電極として、プレー
ト電極１４が形成されている。このように形成されてい
るメモリセル上には、ポリシリコン又はポリサイドで形
成されたワード線１１を裏打ち（シャント）するために
メタル１５が形成されている。
【０００４】
【発明が解決しようとする課題】 ところが、従来のメ
モリセルアレイ端部では、一列ないし二列のダミーパタ
ーンを配置しただけであるため、メモリセルアレイ端部
での段差は蓄積電極１３と共通プレート電極１４の膜厚
分だけあり、通常のスタック型メモリセルでは0.7 〜0.
8 μｍにも達する。そのため、メモリセル上のメタル層
の最大加工量は２μｍないし、それ以上となるという問
題があった。
モリセルアレイ端部では、一列ないし二列のダミーパタ
ーンを配置しただけであるため、メモリセルアレイ端部
での段差は蓄積電極１３と共通プレート電極１４の膜厚
分だけあり、通常のスタック型メモリセルでは0.7 〜0.
8 μｍにも達する。そのため、メモリセル上のメタル層
の最大加工量は２μｍないし、それ以上となるという問
題があった。
【０００５】本発明はこのような問題点を解決すべくな
されたもので、メタル層の段差が緩やかな構造の半導体
記憶装置を提供することを目的とする。
されたもので、メタル層の段差が緩やかな構造の半導体
記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】 本発明の半導体装置
は、半導体基板上の一方向に平行に配設された複数のワ
ード線と、それらのワード線と直交してその上方に平行
に配設された複数のビット線と、上記各ワード線とビッ
ト線との各交差点に関連してその上方位置にマトリクス
状に形成された蓄積電極と、それらの蓄積電極上面に連
続して一様に形成されているプレート電極とを有する半
導体記憶装置において、上記ワード線の伸びる方向の最
端に位置する蓄積電極が、隣接する蓄積電極よりも大き
く形成され、かつ、上記ワード線の伸びる方向の最端に
位置するビット線が、上記最端に位置する蓄積電極より
もワード線の伸びる方向の端側に配置されるとともに、
上記プレート電極が上記最端に位置するビット線よりも
ワード線の伸びる方向の端側の位置まで伸びて形成され
ていることによって特徴付けられる。
は、半導体基板上の一方向に平行に配設された複数のワ
ード線と、それらのワード線と直交してその上方に平行
に配設された複数のビット線と、上記各ワード線とビッ
ト線との各交差点に関連してその上方位置にマトリクス
状に形成された蓄積電極と、それらの蓄積電極上面に連
続して一様に形成されているプレート電極とを有する半
導体記憶装置において、上記ワード線の伸びる方向の最
端に位置する蓄積電極が、隣接する蓄積電極よりも大き
く形成され、かつ、上記ワード線の伸びる方向の最端に
位置するビット線が、上記最端に位置する蓄積電極より
もワード線の伸びる方向の端側に配置されるとともに、
上記プレート電極が上記最端に位置するビット線よりも
ワード線の伸びる方向の端側の位置まで伸びて形成され
ていることによって特徴付けられる。
【０００７】
【作用】 メモリセルアレイ端部において、ワード線の
伸びる方向の最端の蓄積電極を通常よりも大きく、か
つ、ワード線の伸びる方向の最端のビット線の配置ピッ
チが通常のピッチよりも大きく、プレート電極が最端に
位置するビット線よりもワード線の伸びる方向の端側の
位置まで伸びて形成された形状のプレート電極は、段差
が分散し、緩やかになる。
伸びる方向の最端の蓄積電極を通常よりも大きく、か
つ、ワード線の伸びる方向の最端のビット線の配置ピッ
チが通常のピッチよりも大きく、プレート電極が最端に
位置するビット線よりもワード線の伸びる方向の端側の
位置まで伸びて形成された形状のプレート電極は、段差
が分散し、緩やかになる。
【０００８】
【実施例】 図１は、本発明実施例の模式断面図で、Ｄ
ＲＡＭのメモリセルアレイ端部の構造を示す。以下に、
図面を参照しつつ、本発明の実施例を説明する。複数の
ワード線１は、基板上に平行に配設されている。これら
のワード線１上方に、そのワード線１と直交する方向に
複数のビット線２が平行に配置されている。これらのビ
ット線２は同ピッチで配置されているが、ワード線の伸
びる方向の最端のビット線２は大きく形成され、また、
そのビット線２のピッチは内側よりも大きくなってい
る。さらに、後述するように、大きく形成された最端の
蓄積電極よりもワード線の伸びる方向の端側に配置され
ている。さらに、これらのワード線１とビット線２との
各交差点の隣接するものどうしを跨ぐように、その上方
位置に、マトリクス状に蓄積電極３が形成されている。
この最端の蓄積電極３は、通常使用されている蓄積電極
３よりも大きく形成されている。
ＲＡＭのメモリセルアレイ端部の構造を示す。以下に、
図面を参照しつつ、本発明の実施例を説明する。複数の
ワード線１は、基板上に平行に配設されている。これら
のワード線１上方に、そのワード線１と直交する方向に
複数のビット線２が平行に配置されている。これらのビ
ット線２は同ピッチで配置されているが、ワード線の伸
びる方向の最端のビット線２は大きく形成され、また、
そのビット線２のピッチは内側よりも大きくなってい
る。さらに、後述するように、大きく形成された最端の
蓄積電極よりもワード線の伸びる方向の端側に配置され
ている。さらに、これらのワード線１とビット線２との
各交差点の隣接するものどうしを跨ぐように、その上方
位置に、マトリクス状に蓄積電極３が形成されている。
この最端の蓄積電極３は、通常使用されている蓄積電極
３よりも大きく形成されている。
【０００９】さらに、これらの蓄積電極３の共通の電極
として、プレート電極４がその蓄積電極３上面に沿って
形成され、最端のビット線よりもワード線の伸びる方向
の位置まで伸びて形成されている。すなわち、ビット線
２による段差の影響がない所までこのプレート電極４を
のばすことにより、段差を四つに分散させている。すな
わち、第一の段差Ｓ1 はビット線２の膜厚分となり、第
二の段差Ｓ2 は蓄積電極３とビット線２の膜厚差分とな
り、第三の段差Ｓ3 はビット線２膜厚分となり、さら
に、第四の段差Ｓ4 はプレート電極４の膜厚分に相当し
ている。これらの緩やかな段差Ｓ1 ・・・・Ｓ4 を有するプ
レート電極４上方には、絶縁膜を介してメタル層５が形
成される。このメタル層５の最大加工量は0.5 〜0.6 μ
ｍとなる結果、その加工を容易に行うことができる。
として、プレート電極４がその蓄積電極３上面に沿って
形成され、最端のビット線よりもワード線の伸びる方向
の位置まで伸びて形成されている。すなわち、ビット線
２による段差の影響がない所までこのプレート電極４を
のばすことにより、段差を四つに分散させている。すな
わち、第一の段差Ｓ1 はビット線２の膜厚分となり、第
二の段差Ｓ2 は蓄積電極３とビット線２の膜厚差分とな
り、第三の段差Ｓ3 はビット線２膜厚分となり、さら
に、第四の段差Ｓ4 はプレート電極４の膜厚分に相当し
ている。これらの緩やかな段差Ｓ1 ・・・・Ｓ4 を有するプ
レート電極４上方には、絶縁膜を介してメタル層５が形
成される。このメタル層５の最大加工量は0.5 〜0.6 μ
ｍとなる結果、その加工を容易に行うことができる。
【００１０】
【発明の効果】 以上説明したように、本発明によれ
ば、メモリセルアレイ端部において、ビット線の配置ピ
ッチと蓄積電極の大きさを変えることにより、段差を段
階的に緩和する構造としたから、従来のように難しいプ
ロセス制御を必要とせずに、段差を緩和するメタル加工
を、容易に行うことができる。
ば、メモリセルアレイ端部において、ビット線の配置ピ
ッチと蓄積電極の大きさを変えることにより、段差を段
階的に緩和する構造としたから、従来のように難しいプ
ロセス制御を必要とせずに、段差を緩和するメタル加工
を、容易に行うことができる。
【図１】 本発明実施例の模式断面図
【図２】 従来例の模式断面図
Ｓ・・・・基板 １・・・・ワード線 ２・・・・ビット線 ３・・・・蓄積電極 ４・・・・プレート電極 ５・・・・メタル層 Ｓ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 ・・・・段差
Claims (1)
- 【請求項１】 半導体基板上の一方向に平行に配設され
た複数のワード線と、それらのワード線と直交してその
上方に平行に配設された複数のビット線と、上記各ワー
ド線とビット線との各交差点に関連してその上方位置に
マトリクス状に形成された蓄積電極と、それらの蓄積電
極上面に連続して一様に形成されているプレート電極と
を有する半導体記憶装置において、上記ワード線の伸び
る方向の最端に位置する蓄積電極が、隣接する蓄積電極
よりも大きく形成され、かつ、上記ワード線の伸びる方
向の最端に位置するビット線が、上記最端に位置する蓄
積電極よりもワード線の伸びる方向の端側に配置される
とともに、上記プレート電極が上記最端に位置するビッ
ト線よりもワード線の伸びる方向の端側の位置まで伸び
て形成されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272226A JPH05110030A (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272226A JPH05110030A (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110030A true JPH05110030A (ja) | 1993-04-30 |
Family
ID=17510875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272226A Pending JPH05110030A (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111051A (ja) * | 2007-10-29 | 2009-05-21 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JP2013029546A (ja) * | 2011-07-26 | 2013-02-07 | Nippon Telegr & Teleph Corp <Ntt> | 光分散補償器 |
-
1991
- 1991-10-21 JP JP3272226A patent/JPH05110030A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111051A (ja) * | 2007-10-29 | 2009-05-21 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JP2013029546A (ja) * | 2011-07-26 | 2013-02-07 | Nippon Telegr & Teleph Corp <Ntt> | 光分散補償器 |
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