JPH05110353A - 電流増幅回路 - Google Patents
電流増幅回路Info
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- JPH05110353A JPH05110353A JP3265009A JP26500991A JPH05110353A JP H05110353 A JPH05110353 A JP H05110353A JP 3265009 A JP3265009 A JP 3265009A JP 26500991 A JP26500991 A JP 26500991A JP H05110353 A JPH05110353 A JP H05110353A
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Abstract
(57)【要約】
【目的】 ＰＮＰ型のトランジスタ並びにＮＰＮ型のト
ランジスタのエミッタフォロアの組合せによりトランジ
スタのエミッタ・ベース間電圧の差による利得の誤差を
小さくし、ＰＮＰ及びＮＰＮ型トランジスタで夫々構成
されるカレントミラーにより逆の極性の出力を得るよう
にすることで、互いに逆の極性の出力電流信号を得るこ
とができると共に、良好な出力電流信号を得ることがで
きるようにする。 【構成】 ＰＮＰ型のトランジスタ３１、３４並びにＮ
ＰＮ型のトランジスタ３２、３３のエミッタフォロアに
よる組合せにより、抵抗器Ｒ10の電圧Ｖ0 を抵抗器Ｒ20
の両端に伝達し、抵抗器Ｒ20を流れる電流Ｉx をＰＮＰ
型のトランジスタ３５、３６で構成するカレントミラー
回路並びにＮＰＮ型のトランジスタ３７、３８で構成す
るカレントミラー回路により出力端子４７、４８より夫
々互いに逆の極性の電流信号を出力するようする。
ランジスタのエミッタフォロアの組合せによりトランジ
スタのエミッタ・ベース間電圧の差による利得の誤差を
小さくし、ＰＮＰ及びＮＰＮ型トランジスタで夫々構成
されるカレントミラーにより逆の極性の出力を得るよう
にすることで、互いに逆の極性の出力電流信号を得るこ
とができると共に、良好な出力電流信号を得ることがで
きるようにする。 【構成】 ＰＮＰ型のトランジスタ３１、３４並びにＮ
ＰＮ型のトランジスタ３２、３３のエミッタフォロアに
よる組合せにより、抵抗器Ｒ10の電圧Ｖ0 を抵抗器Ｒ20
の両端に伝達し、抵抗器Ｒ20を流れる電流Ｉx をＰＮＰ
型のトランジスタ３５、３６で構成するカレントミラー
回路並びにＮＰＮ型のトランジスタ３７、３８で構成す
るカレントミラー回路により出力端子４７、４８より夫
々互いに逆の極性の電流信号を出力するようする。
Description
【０００１】
【産業上の利用分野】本発明は、例えば半導体集積回路
装置等に適用して好適な電流増幅回路に関する。
装置等に適用して好適な電流増幅回路に関する。
【０００２】
【従来の技術】従来、図２に示す如き電流増幅回路が提
案されている。
案されている。
【０００３】この図２において、１２はＮＰＮ型のトラ
ンジスタで、このトランジスタ１２のコレクタが電源が
供給される電源端子１１に接続され、このトランジスタ
１２のベースが基準電圧Ｖ1 を出力する電圧源１３を介
して接地され、このトランジスタ１２のエミッタがＮＰ
Ｎ型のトランジスタ１５のエミッタに接続されている。
ンジスタで、このトランジスタ１２のコレクタが電源が
供給される電源端子１１に接続され、このトランジスタ
１２のベースが基準電圧Ｖ1 を出力する電圧源１３を介
して接地され、このトランジスタ１２のエミッタがＮＰ
Ｎ型のトランジスタ１５のエミッタに接続されている。
【０００４】このトランジスタ１５のコレクタが抵抗器
Ｒ1 を介して電源端子１１に接続され、このトランジス
タ１５のベースより信号の入力される入力端子１７が導
出され、更にこのトランジスタ１５のコレクタ及び抵抗
器Ｒ1 の接続点にＮＰＮ型のトランジスタ１６のベース
が接続されている。
Ｒ1 を介して電源端子１１に接続され、このトランジス
タ１５のベースより信号の入力される入力端子１７が導
出され、更にこのトランジスタ１５のコレクタ及び抵抗
器Ｒ1 の接続点にＮＰＮ型のトランジスタ１６のベース
が接続されている。
【０００５】また上述のトランジスタ１２及び１５のエ
ミッタの接続点が定電流回路１４を介して接地されてい
る。
ミッタの接続点が定電流回路１４を介して接地されてい
る。
【０００６】トランジスタ１６のエミッタが上述のトラ
ンジスタ１５のベースに接続され、更に定電流回路１８
を介して接地されている。
ンジスタ１５のベースに接続され、更に定電流回路１８
を介して接地されている。
【０００７】またこのトランジスタ１６のコレクタがＰ
ＮＰ型のトランジスタ１９のコレクタに接続されてい
る。
ＮＰ型のトランジスタ１９のコレクタに接続されてい
る。
【０００８】また、上述のトランジスタ１２、１５及び
１６でいわゆるバートンアンプを構成している。
１６でいわゆるバートンアンプを構成している。
【０００９】トランジスタ１９のコレクタがこのトラン
ジスタ１９のベースとダイオード接続され、このトラン
ジスタ１９のエミッタが抵抗器Ｒ2 を介して電源端子１
１に接続され、このトランジスタ１９のベースがＰＮＰ
型のトランジスタ２０のベースと接続されている。
ジスタ１９のベースとダイオード接続され、このトラン
ジスタ１９のエミッタが抵抗器Ｒ2 を介して電源端子１
１に接続され、このトランジスタ１９のベースがＰＮＰ
型のトランジスタ２０のベースと接続されている。
【００１０】このトランジスタ２０のエミッタが抵抗器
Ｒ3 を介して電源端子１１に接続され、このトランジス
タ２０のコレクタが定電流回路２１を介して接地され、
更にこのトランジスタ２０のコレクタ及び定電流回路２
１の接続点より信号が出力される出力端子２２が導出さ
れている。
Ｒ3 を介して電源端子１１に接続され、このトランジス
タ２０のコレクタが定電流回路２１を介して接地され、
更にこのトランジスタ２０のコレクタ及び定電流回路２
１の接続点より信号が出力される出力端子２２が導出さ
れている。
【００１１】ここで、上述の定電流回路１４、１８及び
２１を流れる電流を夫々Ｉ1 、Ｉ2 及びＩ3 とし、入力
端子１７に供給される入力電流信号をＩinとし、出力端
子２２より出力される出力電流信号をＩout とし、更に
定電流回路１８を流れる電流Ｉ2 と定電流回路２１を流
れる電流Ｉ3 を等しく設定する。
２１を流れる電流を夫々Ｉ1 、Ｉ2 及びＩ3 とし、入力
端子１７に供給される入力電流信号をＩinとし、出力端
子２２より出力される出力電流信号をＩout とし、更に
定電流回路１８を流れる電流Ｉ2 と定電流回路２１を流
れる電流Ｉ3 を等しく設定する。
【００１２】トランジスタ１６のエミッタの電圧はトラ
ンジスタ１２、１５及び１６でバートンアンプを構成し
ているので、電圧源１３よりの基準電圧Ｖ1となる。
ンジスタ１２、１５及び１６でバートンアンプを構成し
ているので、電圧源１３よりの基準電圧Ｖ1となる。
【００１３】このような条件において、入力端子１７に
信号が供給されると、出力端子２２より出力される出力
電流信号Ｉout は、Ｉout ＝Ｒ2 ／Ｒ3 ×Ｉinとなる。
信号が供給されると、出力端子２２より出力される出力
電流信号Ｉout は、Ｉout ＝Ｒ2 ／Ｒ3 ×Ｉinとなる。
【００１４】即ち、出力端子２２より出力される出力電
流信号Ｉout は抵抗器Ｒ2 及びＲ3 の抵抗比によって決
まる。
流信号Ｉout は抵抗器Ｒ2 及びＲ3 の抵抗比によって決
まる。
【００１５】
【発明が解決しようとする課題】ところで、上述の電流
増幅回路において、抵抗器Ｒ2 及びＲ3 の抵抗比を大き
くした場合は、各トランジスタのエミッタ・ベース間電
圧ＶBEの差の影響を受け、抵抗器Ｒ2 及びＲ3 により設
定した抵抗比による本来の利得による出力電流信号が出
力されず、いわゆる誤差を伴った出力電流信号が出力、
即ち、利得誤差により所望の出力電流を得られないとい
った不都合があった。
増幅回路において、抵抗器Ｒ2 及びＲ3 の抵抗比を大き
くした場合は、各トランジスタのエミッタ・ベース間電
圧ＶBEの差の影響を受け、抵抗器Ｒ2 及びＲ3 により設
定した抵抗比による本来の利得による出力電流信号が出
力されず、いわゆる誤差を伴った出力電流信号が出力、
即ち、利得誤差により所望の出力電流を得られないとい
った不都合があった。
【００１６】この利得誤差を引き起こす要因として、カ
レントミラー回路を構成するトランジスタのエミッタ・
ベース間電圧ＶBEの差が挙げられる。
レントミラー回路を構成するトランジスタのエミッタ・
ベース間電圧ＶBEの差が挙げられる。
【００１７】図３にこのようなカレントミラー回路の電
流ゲインの誤差についての説明図を示す。
流ゲインの誤差についての説明図を示す。
【００１８】この図３において、１００は電源の供給さ
れる入力端子、２００は出力電流Ｉ OUT の出力される出
力端子、Ｑ1 及びＱ2 は夫々ＰＮＰ型のトランジスタ、
Ｒ10 0 及びＲ200 は夫々各トランジスタＱ1 及びＱ2 の
エミッタ及び接地間に接続されている抵抗器である。
れる入力端子、２００は出力電流Ｉ OUT の出力される出
力端子、Ｑ1 及びＱ2 は夫々ＰＮＰ型のトランジスタ、
Ｒ10 0 及びＲ200 は夫々各トランジスタＱ1 及びＱ2 の
エミッタ及び接地間に接続されている抵抗器である。
【００１９】トランジスタＱ1 、Ｑ2 についてダイオー
ド方程式により夫々のエミッタ・ベース間電圧ＶBEをも
とめると次に示す数１及び数２の如く表すことができ
る。
ド方程式により夫々のエミッタ・ベース間電圧ＶBEをも
とめると次に示す数１及び数２の如く表すことができ
る。
【００２０】
【数１】
【００２１】
【数２】
【００２２】但しｋはボルツマン定数、ｑは電気素量、
Ｔは絶対温度、ＩS1及びＩS2は各トランジスタＱ1 、Ｑ
2 の暗電流、ＩC1及びＩC2は各トランジスタＱ1 、Ｑ2
のコレクタ電流である。
Ｔは絶対温度、ＩS1及びＩS2は各トランジスタＱ1 、Ｑ
2 の暗電流、ＩC1及びＩC2は各トランジスタＱ1 、Ｑ2
のコレクタ電流である。
【００２３】ここで、抵抗器Ｒ100 及びＲ200 の両端の
電圧を夫々ＶR1及びＶR2とすると、次の数３及び数４の
如く示すことができる。
電圧を夫々ＶR1及びＶR2とすると、次の数３及び数４の
如く示すことができる。
【００２４】
【数３】
【００２５】
【数４】
【００２６】ここでトランジスタＱ1 及びＱ2 の各エミ
ッタ接地電流増幅率ｈFEが十分大きい、即ち、ｈFE＞＞
１とすれば、定電流回路Ｂ1 を流れる電流ＩINは次の数
５で示すことができる。
ッタ接地電流増幅率ｈFEが十分大きい、即ち、ｈFE＞＞
１とすれば、定電流回路Ｂ1 を流れる電流ＩINは次の数
５で示すことができる。
【００２７】
【数５】
【００２８】よって、抵抗器Ｒ100 及びＲ200 の両端の
電圧は夫々次の数６及び数７で示すことができる。
電圧は夫々次の数６及び数７で示すことができる。
【００２９】
【数６】
【００３０】
【数７】
【００３１】ここでトランジスタＱ1 及びＱ2 のベース
電圧ＶB が等しいことにより、次の数８が成立する。
電圧ＶB が等しいことにより、次の数８が成立する。
【００３２】
【数８】
【００３３】ゆえに、次の数９が成立する。
【００３４】
【数９】
【００３５】各トランジスタＱ1 及びＱ2 の暗電流
ＩS1、ＩS2はトランジスタの構造により決まるが、同一
ＩＣ内では略等しい、即ち、ＩS1≒ＩS2と考えられる。
ＩS1、ＩS2はトランジスタの構造により決まるが、同一
ＩＣ内では略等しい、即ち、ＩS1≒ＩS2と考えられる。
【００３６】ここで、上述の数９で抵抗器Ｒ100 及びＲ
200の各抵抗値を等しくすれば、Ｉ IN＝ＩOUT となる。
200の各抵抗値を等しくすれば、Ｉ IN＝ＩOUT となる。
【００３７】ＩOUT ／ＩINが小さい場合は上述の数９の
左辺の外項と右辺の内項が等しくなり、従って抵抗器Ｒ
100 及びＲ200 の比で略決定することができる。
左辺の外項と右辺の内項が等しくなり、従って抵抗器Ｒ
100 及びＲ200 の比で略決定することができる。
【００３８】一例として、例えばＩOUT ／ＩIN＝２の場
合、ΔＶBE＝（ｋＴ／ｑ）ｌｎ（Ｉ OUT ／ＩIN）＝１８
ｍＶとなる。
合、ΔＶBE＝（ｋＴ／ｑ）ｌｎ（Ｉ OUT ／ＩIN）＝１８
ｍＶとなる。
【００３９】ここで、ＶR1＝ＶR2＝２００ｍＶと一般的
な設計をした場合は１８／２００×１００＝９パーセン
ト（誤差）となる。
な設計をした場合は１８／２００×１００＝９パーセン
ト（誤差）となる。
【００４０】この例から分かるように、ＩOUT ／ＩINが
大きければ大きい程、抵抗器Ｒ1 、Ｒ2 の比で決定され
るべき出力より誤差が大となる。
大きければ大きい程、抵抗器Ｒ1 、Ｒ2 の比で決定され
るべき出力より誤差が大となる。
【００４１】また、例えば、ＩOUT ／ＩIN＝１０の場合
は、ΔＶBEは略６０ｍＶとなり、従って、６０／２００
×１００ ３０、即ち、誤差は３０パーセントとなる。
は、ΔＶBEは略６０ｍＶとなり、従って、６０／２００
×１００ ３０、即ち、誤差は３０パーセントとなる。
【００４２】また、上述の電流増幅回路においては、出
力することのできる出力電流信号は１つの極性のみであ
り、正負２つの極性の出力を得られる電流増幅回路が要
望されている。
力することのできる出力電流信号は１つの極性のみであ
り、正負２つの極性の出力を得られる電流増幅回路が要
望されている。
【００４３】本発明はかかる点に鑑みてなされたもの
で、互いに逆の極性の出力電流信号を得ることができる
と共に、トランジスタのエミッタ・ベース間電圧ＶBEの
差による利得の誤差を小さくし、良好な出力電流信号を
得ることのできる電流増幅回路を提案しようとするもの
である。
で、互いに逆の極性の出力電流信号を得ることができる
と共に、トランジスタのエミッタ・ベース間電圧ＶBEの
差による利得の誤差を小さくし、良好な出力電流信号を
得ることのできる電流増幅回路を提案しようとするもの
である。
【００４４】
【課題を解決するための手段】本発明電流増幅回路は例
えば図１に示す如く、第１のトランジスタ３１の制御端
子を第１の抵抗器Ｒ10及び第１の定電流源４０を介して
接地し、第１のトランジスタ３１の一方の被制御端子を
第２の定電流源４１を介して電源端子４５に接続し、第
１のトランジスタ３１の他方の被制御端子を接地し、第
２のトランジスタ３２の制御端子を第１のトランジスタ
３１の一方の被制御端子に接続し、第２のトランジスタ
３２の他方の被制御端子を第５のトランジスタ３５の他
方の被制御端子に接続し、第２のトランジスタ３２の一
方の被制御端子を第２の抵抗器Ｒ 20を介して第４のトラ
ンジスタ３４の一方の被制御端子に接続し、第５のトラ
ンジスタ３５の他方の被制御端子をこの第５のトランジ
スタ３５の制御端子に接続し、第５のトランジスタ３５
の制御端子を第６のトランジスタ３６の制御端子に接続
し、第５のトランジスタ３５の一方の被制御端子を電源
端子４５に接続し、第６のトランジスタ３６の一方の被
制御端子を電源端子４５に接続し、第６のトランジスタ
３６の他方の被制御端子を第４の定電流源４３を介して
接地し、第６のトランジスタ３６の他方の被制御端子及
び第４の定電流源４３の接続点より第１の信号出力端子
４７を導出し、第３のトランジスタ３３の一方の被制御
端子を第３の定電流源４２を介して接地し、第３のトラ
ンジスタ３３の他方の被制御端子を電源端子４５に接続
し、第３のトランジスタ３３の制御端子より信号入力端
子４６を導出し、信号入力端子４６を第１の抵抗器Ｒ10
及び第１の定電流源４０の接続点に接続し、第４のトラ
ンジスタ３４の他方の被制御端子を第７のトランジスタ
３７の他方の被制御端子に接続し、第４のトランジスタ
３４の制御端子を第３のトランジスタ３３の一方の被制
御端子及び第３の定電流源４２の接続点に接続し、第７
のトランジスタ３７の他方の被制御端子をこの第７のト
ランジスタ３７の制御端子に接続し、第７のトランジス
タ３７の制御端子を第８のトランジスタ３８の制御端子
に接続し、第７のトランジスタ３７の一方の被制御端子
を接地し、第８のトランジスタ３８の一方の被制御端子
を接地し、第８のトランジスタ３８の他方の被制御端子
を第５の定電流源４４を介して電源端子４５に接続し、
第８のトランジスタ３８の他方の被制御端子及び第５の
定電流源４４の接続点より第２の信号出力端子４８を導
出し、一方の極性の第１及び第４のトランジスタ並びに
他方の極性の第２及び第３のトランジスタのエミッタフ
ォロアによる組合せにより、第１の抵抗器の電圧を第２
の抵抗器の両端に伝達し、第２の抵抗器を流れる電流を
一方の極性の第５及び第６のトランジスタで構成するカ
レントミラー回路並びに他方の極性の第７及び第８のト
ランジスタで構成するカレントミラー回路により第１及
び第２の出力端子より夫々互いに逆の極性の電流信号を
出力するようにしたものである。
えば図１に示す如く、第１のトランジスタ３１の制御端
子を第１の抵抗器Ｒ10及び第１の定電流源４０を介して
接地し、第１のトランジスタ３１の一方の被制御端子を
第２の定電流源４１を介して電源端子４５に接続し、第
１のトランジスタ３１の他方の被制御端子を接地し、第
２のトランジスタ３２の制御端子を第１のトランジスタ
３１の一方の被制御端子に接続し、第２のトランジスタ
３２の他方の被制御端子を第５のトランジスタ３５の他
方の被制御端子に接続し、第２のトランジスタ３２の一
方の被制御端子を第２の抵抗器Ｒ 20を介して第４のトラ
ンジスタ３４の一方の被制御端子に接続し、第５のトラ
ンジスタ３５の他方の被制御端子をこの第５のトランジ
スタ３５の制御端子に接続し、第５のトランジスタ３５
の制御端子を第６のトランジスタ３６の制御端子に接続
し、第５のトランジスタ３５の一方の被制御端子を電源
端子４５に接続し、第６のトランジスタ３６の一方の被
制御端子を電源端子４５に接続し、第６のトランジスタ
３６の他方の被制御端子を第４の定電流源４３を介して
接地し、第６のトランジスタ３６の他方の被制御端子及
び第４の定電流源４３の接続点より第１の信号出力端子
４７を導出し、第３のトランジスタ３３の一方の被制御
端子を第３の定電流源４２を介して接地し、第３のトラ
ンジスタ３３の他方の被制御端子を電源端子４５に接続
し、第３のトランジスタ３３の制御端子より信号入力端
子４６を導出し、信号入力端子４６を第１の抵抗器Ｒ10
及び第１の定電流源４０の接続点に接続し、第４のトラ
ンジスタ３４の他方の被制御端子を第７のトランジスタ
３７の他方の被制御端子に接続し、第４のトランジスタ
３４の制御端子を第３のトランジスタ３３の一方の被制
御端子及び第３の定電流源４２の接続点に接続し、第７
のトランジスタ３７の他方の被制御端子をこの第７のト
ランジスタ３７の制御端子に接続し、第７のトランジス
タ３７の制御端子を第８のトランジスタ３８の制御端子
に接続し、第７のトランジスタ３７の一方の被制御端子
を接地し、第８のトランジスタ３８の一方の被制御端子
を接地し、第８のトランジスタ３８の他方の被制御端子
を第５の定電流源４４を介して電源端子４５に接続し、
第８のトランジスタ３８の他方の被制御端子及び第５の
定電流源４４の接続点より第２の信号出力端子４８を導
出し、一方の極性の第１及び第４のトランジスタ並びに
他方の極性の第２及び第３のトランジスタのエミッタフ
ォロアによる組合せにより、第１の抵抗器の電圧を第２
の抵抗器の両端に伝達し、第２の抵抗器を流れる電流を
一方の極性の第５及び第６のトランジスタで構成するカ
レントミラー回路並びに他方の極性の第７及び第８のト
ランジスタで構成するカレントミラー回路により第１及
び第２の出力端子より夫々互いに逆の極性の電流信号を
出力するようにしたものである。
【００４５】
【作用】上述せる本発明によれば、一方の極性の第１及
び第４のトランジスタ並びに他方の極性の第２及び第３
のトランジスタのエミッタフォロアによる組合せによ
り、第１の抵抗器の電圧を第２の抵抗器の両端に伝達
し、第２の抵抗器を流れる電流を一方の極性の第５及び
第６のトランジスタで構成するカレントミラー回路並び
に他方の極性の第７及び第８のトランジスタで構成する
カレントミラー回路により第１及び第２の出力端子より
夫々互いに逆の極性の電流信号を出力するようにしたの
で、互いに逆の極性の出力電流信号を得ることができる
と共に、トランジスタのエミッタ・ベース間電圧ＶBEの
差による利得の誤差を小さくし、良好な出力電流信号を
得ることができる。
び第４のトランジスタ並びに他方の極性の第２及び第３
のトランジスタのエミッタフォロアによる組合せによ
り、第１の抵抗器の電圧を第２の抵抗器の両端に伝達
し、第２の抵抗器を流れる電流を一方の極性の第５及び
第６のトランジスタで構成するカレントミラー回路並び
に他方の極性の第７及び第８のトランジスタで構成する
カレントミラー回路により第１及び第２の出力端子より
夫々互いに逆の極性の電流信号を出力するようにしたの
で、互いに逆の極性の出力電流信号を得ることができる
と共に、トランジスタのエミッタ・ベース間電圧ＶBEの
差による利得の誤差を小さくし、良好な出力電流信号を
得ることができる。
【００４６】
【実施例】以下に、図１を参照して本発明電流増幅回路
の一実施例について詳細に説明する。
の一実施例について詳細に説明する。
【００４７】この図１において、３１はＰＮＰ型のトラ
ンジスタで、このトランジスタ３１のベースを抵抗器Ｒ
10及び定電流回路４０を介して接地し、更にこのトラン
ジスタ３１のベースにＮＰＮ型のトランジスタ３９のエ
ミッタを接続し、このトランジスタ３１のエミッタを定
電流回路４１を介して電源端子４５に接続し、このトラ
ンジスタ３１のコレクタを接地する。
ンジスタで、このトランジスタ３１のベースを抵抗器Ｒ
10及び定電流回路４０を介して接地し、更にこのトラン
ジスタ３１のベースにＮＰＮ型のトランジスタ３９のエ
ミッタを接続し、このトランジスタ３１のエミッタを定
電流回路４１を介して電源端子４５に接続し、このトラ
ンジスタ３１のコレクタを接地する。
【００４８】上述のトランジスタ３９のコレクタを電源
端子４５に接続し、このトランジスタ３９のベースを分
圧抵抗器Ｒ30を介して電源端子４５に接続すると共に、
このトランジスタ３９のベースを分圧抵抗器Ｒ40を介し
て接地する。
端子４５に接続し、このトランジスタ３９のベースを分
圧抵抗器Ｒ30を介して電源端子４５に接続すると共に、
このトランジスタ３９のベースを分圧抵抗器Ｒ40を介し
て接地する。
【００４９】３２はＮＰＮ型のトランジスタで、このト
ランジスタ３２のベースをトランジスタ３１のエミッタ
に接続し、このトランジスタ３２のコレクタをＰＮＰ型
のトランジスタ３５のコレクタに接続し、このトランジ
スタ３２のエミッタを抵抗器Ｒ20を介してＰＮＰ型のト
ランジスタ３４のエミッタに接続する。
ランジスタ３２のベースをトランジスタ３１のエミッタ
に接続し、このトランジスタ３２のコレクタをＰＮＰ型
のトランジスタ３５のコレクタに接続し、このトランジ
スタ３２のエミッタを抵抗器Ｒ20を介してＰＮＰ型のト
ランジスタ３４のエミッタに接続する。
【００５０】トランジスタ３５のコレクタをこのトラン
ジスタ３５のベースにダイオード接続し、このトランジ
スタ３５のベースをこのトランジスタ３５と共にカレン
トミー回路を構成するＰＮＰ型のトランジスタ３６のベ
ースに接続し、このトランジスタ３５のエミッタを電源
端子４５に接続する。
ジスタ３５のベースにダイオード接続し、このトランジ
スタ３５のベースをこのトランジスタ３５と共にカレン
トミー回路を構成するＰＮＰ型のトランジスタ３６のベ
ースに接続し、このトランジスタ３５のエミッタを電源
端子４５に接続する。
【００５１】トランジスタ３６のエミッタを電源端子４
５に接続し、このトランジスタ３６のコレクタを定電流
回路４３を介して接地し、このトランジスタ３６のコレ
クタ及び定電流回路４３の接続点より例えば負の信号出
力端子４７を導出する。
５に接続し、このトランジスタ３６のコレクタを定電流
回路４３を介して接地し、このトランジスタ３６のコレ
クタ及び定電流回路４３の接続点より例えば負の信号出
力端子４７を導出する。
【００５２】トランジスタ３３のエミッタを定電流回路
４２を介して接地し、このトランジスタ３３のコレクタ
を電源端子４５に接続し、このトランジスタ３３のベー
スより信号入力端子４６を導出し、この信号入力端子４
６を抵抗器Ｒ10及び定電流回路４０の接続点に接続す
る。
４２を介して接地し、このトランジスタ３３のコレクタ
を電源端子４５に接続し、このトランジスタ３３のベー
スより信号入力端子４６を導出し、この信号入力端子４
６を抵抗器Ｒ10及び定電流回路４０の接続点に接続す
る。
【００５３】トランジスタ３４のコレクタをＮＰＮ型の
トランジスタ３７のコレクタに接続し、このトランジス
タ３４のベースをトランジスタ３３のエミッタ及び定電
流回路４２の接続点に接続する。
トランジスタ３７のコレクタに接続し、このトランジス
タ３４のベースをトランジスタ３３のエミッタ及び定電
流回路４２の接続点に接続する。
【００５４】トランジスタ３７のコレクタをこのトラン
ジスタ３７のベースにダイオード接続し、このトランジ
スタ３７のベースをこのトランジスタ３７と共にカレン
トミラー回路を構成するＮＰＮ型のトランジスタ３８の
ベースに接続し、このトランジスタ３７のエミッタを接
地する。
ジスタ３７のベースにダイオード接続し、このトランジ
スタ３７のベースをこのトランジスタ３７と共にカレン
トミラー回路を構成するＮＰＮ型のトランジスタ３８の
ベースに接続し、このトランジスタ３７のエミッタを接
地する。
【００５５】トランジスタ３８のエミッタを接地し、こ
のトランジスタ３８のコレクタを定電流回路４４を介し
て電源端子４５に接続し、このトランジスタ３８のコレ
クタ及び定電流回路４４の接続点より例えば正の信号出
力端子４８を導出する。
のトランジスタ３８のコレクタを定電流回路４４を介し
て電源端子４５に接続し、このトランジスタ３８のコレ
クタ及び定電流回路４４の接続点より例えば正の信号出
力端子４８を導出する。
【００５６】ここで、図に示す如く、定電流回路４０、
４１、４２、４３及び４４を流れる電流を夫々Ｉ0 、Ｉ
1 、Ｉ1 、Ｉ2 及びＩ2 とし、入力端子４６に供給され
る入力電流信号をｉin、正の出力端子４８より出力され
る出力電流信号を＋ｉout 、負の出力端子４７より出力
される出力電流信号を−ｉout とする。
４１、４２、４３及び４４を流れる電流を夫々Ｉ0 、Ｉ
1 、Ｉ1 、Ｉ2 及びＩ2 とし、入力端子４６に供給され
る入力電流信号をｉin、正の出力端子４８より出力され
る出力電流信号を＋ｉout 、負の出力端子４７より出力
される出力電流信号を−ｉout とする。
【００５７】このとき、入力端子４６に信号ｉinを入力
すると、抵抗器Ｒ10には、（Ｉ0 −ｉin）なる電流が流
れる。
すると、抵抗器Ｒ10には、（Ｉ0 −ｉin）なる電流が流
れる。
【００５８】従って、抵抗器Ｒ10の両端に発生する電圧
Ｖ0 は数１０の如く示すことができる。
Ｖ0 は数１０の如く示すことができる。
【００５９】
【数１０】
【００６０】またこのとき、トランジスタ３１、３２、
３３及び３４のエミッタフォロアにより抵抗器Ｒ20の両
端の電圧もＶ0 となり、このとき抵抗器Ｒ20を流れる電
流Ｉ x は数１１の如く示すことができる。
３３及び３４のエミッタフォロアにより抵抗器Ｒ20の両
端の電圧もＶ0 となり、このとき抵抗器Ｒ20を流れる電
流Ｉ x は数１１の如く示すことができる。
【００６１】
【数１１】
【００６２】ここで、上述の数１０をこの数１１に代入
すると、次に示す数１２を得ることができる。
すると、次に示す数１２を得ることができる。
【００６３】
【数１２】
【００６４】ここでトランジスタ３５及び３６、トラン
ジスタ３７及び３８は夫々互いに逆の極性のカレントミ
ラー回路を構成しているので、正の出力端子４８より出
力される出力電流信号＋ｉout はＩ2 −Ｉxとなり、負
の出力端子４７より出力される出力電流信号−ｉout は
−（Ｉ2 −Ｉx ）となる。
ジスタ３７及び３８は夫々互いに逆の極性のカレントミ
ラー回路を構成しているので、正の出力端子４８より出
力される出力電流信号＋ｉout はＩ2 −Ｉxとなり、負
の出力端子４７より出力される出力電流信号−ｉout は
−（Ｉ2 −Ｉx ）となる。
【００６５】また上述の数１２より電流の利得は（抵抗
器Ｒ10の抵抗値）／（抵抗器Ｒ20の抵抗値）で決まる。
器Ｒ10の抵抗値）／（抵抗器Ｒ20の抵抗値）で決まる。
【００６６】更に、入力端子４６をオープンにした状
態、または入力電流信号ｉinのレベルが“０”の状態で
出力端子４８や４７よりの出力電流オフセットを略
“０”（Ａ）にするには、定電流回路４３及び４４を流
れる電流Ｉ2 がトランジスタ３６及び３８のコレクタ並
びに抵抗器Ｒ20を夫々流れる電流Ｉx に等しく、且つ、
定電流回路４０を流れる電流Ｉ0 に抵抗器Ｒ10とＲ20の
抵抗比を乗算したものに等しくなるように設定すれば良
い。
態、または入力電流信号ｉinのレベルが“０”の状態で
出力端子４８や４７よりの出力電流オフセットを略
“０”（Ａ）にするには、定電流回路４３及び４４を流
れる電流Ｉ2 がトランジスタ３６及び３８のコレクタ並
びに抵抗器Ｒ20を夫々流れる電流Ｉx に等しく、且つ、
定電流回路４０を流れる電流Ｉ0 に抵抗器Ｒ10とＲ20の
抵抗比を乗算したものに等しくなるように設定すれば良
い。
【００６７】また、上述のように、ＰＮＰ型のトランジ
スタ３１、３４並びにＮＰＮ型のトランジスタ３２、３
３のエミッタフォロアによる組合せにより、抵抗器Ｒ10
の電圧Ｖ0 を抵抗器Ｒ20の両端に伝達し、抵抗器Ｒ20を
流れる電流Ｉx をＰＮＰ型のトランジスタ３５、３６で
構成するカレントミラー回路並びにＮＰＮ型のトランジ
スタ３７、３８で構成するカレントミラー回路により各
出力端子４７、４８より夫々互いに逆の極性の電流信号
−ｉout 、＋ｉout を出力するようにしたので、互いに
逆の極性の出力電流信号を得ることができると共に、ト
ランジスタのエミッタ・ベース間電圧ＶBEの差による利
得の誤差を小さくし、良好な出力電流信号を得ることが
でき、更に、信号入力端子に信号が入力されないときで
もこれら出力端子４７、４８よりの出力電流を略“０”
にすることができ、即ち、トランジスタのエミッタ・ベ
ース間電圧ＶBEの差によるオフセットをキャンセルで
き、入力端子の端子処理を不用としてＩＣ化するのに最
適な回路とすることができる。
スタ３１、３４並びにＮＰＮ型のトランジスタ３２、３
３のエミッタフォロアによる組合せにより、抵抗器Ｒ10
の電圧Ｖ0 を抵抗器Ｒ20の両端に伝達し、抵抗器Ｒ20を
流れる電流Ｉx をＰＮＰ型のトランジスタ３５、３６で
構成するカレントミラー回路並びにＮＰＮ型のトランジ
スタ３７、３８で構成するカレントミラー回路により各
出力端子４７、４８より夫々互いに逆の極性の電流信号
−ｉout 、＋ｉout を出力するようにしたので、互いに
逆の極性の出力電流信号を得ることができると共に、ト
ランジスタのエミッタ・ベース間電圧ＶBEの差による利
得の誤差を小さくし、良好な出力電流信号を得ることが
でき、更に、信号入力端子に信号が入力されないときで
もこれら出力端子４７、４８よりの出力電流を略“０”
にすることができ、即ち、トランジスタのエミッタ・ベ
ース間電圧ＶBEの差によるオフセットをキャンセルで
き、入力端子の端子処理を不用としてＩＣ化するのに最
適な回路とすることができる。
【００６８】尚、上述の回路は、各素子の特性を揃える
ことのできるＩＣ化のときに、上述の如き、オフセット
の低減や利得の誤差の低減効果が大となる。
ことのできるＩＣ化のときに、上述の如き、オフセット
の低減や利得の誤差の低減効果が大となる。
【００６９】また、本発明は上述の実施例に限ることな
く本発明の要旨を逸脱することなく、その他種々の構成
が取り得ることは勿論である。
く本発明の要旨を逸脱することなく、その他種々の構成
が取り得ることは勿論である。
【００７０】
【発明の効果】上述せる本発明によれば、一方の極性の
第１及び第４のトランジスタ並びに他方の極性の第２及
び第３のトランジスタのエミッタフォロアによる組合せ
により、第１の抵抗器の電圧を第２の抵抗器の両端に伝
達し、第２の抵抗器を流れる電流を一方の極性の第５及
び第６のトランジスタで構成するカレントミラー回路並
びに他方の極性の第７及び第８のトランジスタで構成す
るカレントミラー回路により第１及び第２の出力端子よ
り夫々互いに逆の極性の電流信号を出力するようにした
ので、互いに逆の極性の出力電流信号を得ることができ
ると共に、トランジスタのエミッタ・ベース間電圧ＶBE
の差による利得の誤差を小さくし、良好な出力電流信号
を得ることができ、更に、信号入力端子に信号が入力さ
れないときでも第１及び第２の出力端子よりの出力電流
を“０”にすることができ、第１及び第２の入力端子の
端子処理を不用としてＩＣ化するのに最適な回路とする
ことができる利益がある。
第１及び第４のトランジスタ並びに他方の極性の第２及
び第３のトランジスタのエミッタフォロアによる組合せ
により、第１の抵抗器の電圧を第２の抵抗器の両端に伝
達し、第２の抵抗器を流れる電流を一方の極性の第５及
び第６のトランジスタで構成するカレントミラー回路並
びに他方の極性の第７及び第８のトランジスタで構成す
るカレントミラー回路により第１及び第２の出力端子よ
り夫々互いに逆の極性の電流信号を出力するようにした
ので、互いに逆の極性の出力電流信号を得ることができ
ると共に、トランジスタのエミッタ・ベース間電圧ＶBE
の差による利得の誤差を小さくし、良好な出力電流信号
を得ることができ、更に、信号入力端子に信号が入力さ
れないときでも第１及び第２の出力端子よりの出力電流
を“０”にすることができ、第１及び第２の入力端子の
端子処理を不用としてＩＣ化するのに最適な回路とする
ことができる利益がある。
【図１】本発明電流増幅回路の一実施例を示す回路図で
ある。
ある。
【図２】従来の電流増幅回路の例を示す回路図である。
【図３】カレントミラー回路の電流ゲインの誤差の説明
に供する回路図である。
に供する回路図である。
３１、３２、３３、３４、３５、３６、３７、３８、３
９ トランジスタ ４０、４１、４２、４３、４４ 定電流回路 ４５ 電源端子 ４６ 入力端子 ４７、４８ 出力端子 Ｒ10、Ｒ20、Ｒ30、Ｒ40 抵抗器
９ トランジスタ ４０、４１、４２、４３、４４ 定電流回路 ４５ 電源端子 ４６ 入力端子 ４７、４８ 出力端子 Ｒ10、Ｒ20、Ｒ30、Ｒ40 抵抗器
Claims (1)
- 【請求項１】 第１のトランジスタの制御端子を第１の
抵抗器及び第１の定電流源を介して接地し、 上記第１のトランジスタの一方の被制御端子を第２の定
電流源を介して電源端子に接続し、 上記第１のトランジスタの他方の被制御端子を接地し、 第２のトランジスタの制御端子を上記第１のトランジス
タの上記一方の被制御端子に接続し、 上記第２のトランジスタの他方の被制御端子を第５のト
ランジスタの他方の被制御端子に接続し、 上記第２のトランジスタの一方の被制御端子を第２の抵
抗器を介して第４のトランジスタの一方の被制御端子に
接続し、 上記第５のトランジスタの上記他方の被制御端子を該第
５のトランジスタの制御端子に接続し、 上記第５のトランジスタの上記制御端子を第６のトラン
ジスタの制御端子に接続し、 上記第５のトランジスタの一方の被制御端子を電源端子
に接続し、 上記第６のトランジスタの一方の被制御端子を上記電源
端子に接続し、 上記第６のトランジスタの他方の被制御端子を第４の定
電流源を介して接地し、 上記第６のトランジスタの上記他方の被制御端子及び上
記第４の定電流源の接続点より第１の信号出力端子を導
出し、 第３のトランジスタの一方の被制御端子を第３の定電流
源を介して接地し、 上記第３のトランジスタの他方の被制御端子を上記電源
端子に接続し、 上記第３のトランジスタの制御端子より信号入力端子を
導出し、 上記信号入力端子を上記第１の抵抗器及び第１の定電流
源の接続点に接続し、 上記第４のトランジスタの他方の被制御端子を第７のト
ランジスタの他方の被制御端子に接続し、 上記第４のトランジスタの制御端子を上記第３のトラン
ジスタの一方の被制御端子及び上記第３の定電流源の接
続点に接続し、 上記第７のトランジスタの上記他方の被制御端子を該第
７のトランジスタの制御端子に接続し、 上記第７のトランジスタの上記制御端子を第８のトラン
ジスタの制御端子に接続し、 上記第７のトランジスタの一方の被制御端子を接地し、 上記第８のトランジスタの一方の被制御端子を接地し、 上記第８のトランジスタの他方の被制御端子を第５の定
電流源を介して上記電源端子に接続し、 上記第８のトランジスタの上記他方の被制御端子及び上
記第５の定電流源の接続点より第２の信号出力端子を導
出し、 上記一方の極性の第１及び第４のトランジスタ並びに上
記他方の極性の第２及び第３のトランジスタのエミッタ
フォロアによる組合せにより、上記第１の抵抗器の電圧
を上記第２の抵抗器の両端に伝達し、上記第２の抵抗器
を流れる電流を一方の極性の上記第５及び第６のトラン
ジスタで構成するカレントミラー回路並びに他方の極性
の上記第７及び第８のトランジスタで構成するカレント
ミラー回路により上記第１及び上記第２の出力端子より
夫々互いに逆の極性の電流信号を出力するようにしたこ
とを特徴とする電流増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265009A JPH05110353A (ja) | 1991-10-14 | 1991-10-14 | 電流増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265009A JPH05110353A (ja) | 1991-10-14 | 1991-10-14 | 電流増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110353A true JPH05110353A (ja) | 1993-04-30 |
Family
ID=17411312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265009A Pending JPH05110353A (ja) | 1991-10-14 | 1991-10-14 | 電流増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359518B1 (en) * | 1999-05-10 | 2002-03-19 | Alps Electric Co., Ltd. | Signal level adjusting circuit using coupling stage for preventing variation from resulting in each operating point of first amplifying stage and second amplifying stage |
-
1991
- 1991-10-14 JP JP3265009A patent/JPH05110353A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359518B1 (en) * | 1999-05-10 | 2002-03-19 | Alps Electric Co., Ltd. | Signal level adjusting circuit using coupling stage for preventing variation from resulting in each operating point of first amplifying stage and second amplifying stage |
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