JPH05110429A - フエーズロツクドループ回路 - Google Patents
フエーズロツクドループ回路Info
- Publication number
- JPH05110429A JPH05110429A JP3264014A JP26401491A JPH05110429A JP H05110429 A JPH05110429 A JP H05110429A JP 3264014 A JP3264014 A JP 3264014A JP 26401491 A JP26401491 A JP 26401491A JP H05110429 A JPH05110429 A JP H05110429A
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- JP
- Japan
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- loop filter
- digital
- phase comparator
- output
- analog
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 アンロック状態からロック状態への引込時間
が短く、ロック状態での安定性が高く、かつノイズに対
する耐性の良好なＰＬＬ回路を提供する。 【構成】 アナログ・デジタル２出力式の位相比較器
（１）からの２つの出力信号を互いに加算してル−プフ
ィルタ（２）に与え、該ル−プフィルタ（２）から得ら
れる直流電圧で電圧制御型発振器（３）を制御するよう
にしたフェーズロックドループ回路において、前記位相
比較器（１）のデジタル出力端子（５）とル−プフィル
タ（２）との間に双方向スイッチ（８）を介在させ、該
双方向スイッチ（８）をロック検出信号により開閉制御
する。
が短く、ロック状態での安定性が高く、かつノイズに対
する耐性の良好なＰＬＬ回路を提供する。 【構成】 アナログ・デジタル２出力式の位相比較器
（１）からの２つの出力信号を互いに加算してル−プフ
ィルタ（２）に与え、該ル−プフィルタ（２）から得ら
れる直流電圧で電圧制御型発振器（３）を制御するよう
にしたフェーズロックドループ回路において、前記位相
比較器（１）のデジタル出力端子（５）とル−プフィル
タ（２）との間に双方向スイッチ（８）を介在させ、該
双方向スイッチ（８）をロック検出信号により開閉制御
する。
Description
【０００１】
【産業上の利用分野】この発明は、無線機の周波数シン
セサイザ等として好適なフェーズロックドループ回路
（以下、ＰＬＬ回路と言う）の改良に関する。
セサイザ等として好適なフェーズロックドループ回路
（以下、ＰＬＬ回路と言う）の改良に関する。
【０００２】
【従来の技術】周知の如く、デジタルチュ−ニング式無
線機の周波数シンセザイザにはＰＬＬ回路が広く用いら
れている。
線機の周波数シンセザイザにはＰＬＬ回路が広く用いら
れている。
【０００３】このＰＬＬ回路の基本構成は、局部発振周
波数ｆＬを発生する電圧制御型発振器（以下、ＶＣＯと
言う）と、このＶＣＯの出力信号を固定の分周比をもっ
て分周する前置分周器（以下、プリスケーラと言う）
と、このプリスケーラの出力信号を可変の分周比でさら
に分周する可変分周器と、位相基準となるクロック信号
を発生する水晶発振器と、前記可変分周器の出力信号と
前記水晶発振器の出力クロック信号とを位相比較する位
相比較器と、この位相比較器の出力信号を平均化して直
流電圧に変換し、これで前記ＶＣＯを制御するローパス
フィルタ（以下、ル−プフィルタと言う）とからなって
いる。
波数ｆＬを発生する電圧制御型発振器（以下、ＶＣＯと
言う）と、このＶＣＯの出力信号を固定の分周比をもっ
て分周する前置分周器（以下、プリスケーラと言う）
と、このプリスケーラの出力信号を可変の分周比でさら
に分周する可変分周器と、位相基準となるクロック信号
を発生する水晶発振器と、前記可変分周器の出力信号と
前記水晶発振器の出力クロック信号とを位相比較する位
相比較器と、この位相比較器の出力信号を平均化して直
流電圧に変換し、これで前記ＶＣＯを制御するローパス
フィルタ（以下、ル−プフィルタと言う）とからなって
いる。
【０００４】そして、水晶発振器の出力クロック信号の
位相と可変分周器の出力信号の位相とが比較的大きく離
れている状態にあっては、ＶＣＯの発振周波数はランダ
ムに変動して安定化しないのに対し（以後、アンロック
状態と言う）、水晶発振器の出力クロック信号の位相と
可変分周器の出力信号の位相とがある範囲内に近付く
と、両者の位相が一致するようにＶＣＯの発振周波数は
急激に引き込まれ、以後ＶＣＯの発振周波数はその状態
に安定化される（以後、ロック状態と言う）。
位相と可変分周器の出力信号の位相とが比較的大きく離
れている状態にあっては、ＶＣＯの発振周波数はランダ
ムに変動して安定化しないのに対し（以後、アンロック
状態と言う）、水晶発振器の出力クロック信号の位相と
可変分周器の出力信号の位相とがある範囲内に近付く
と、両者の位相が一致するようにＶＣＯの発振周波数は
急激に引き込まれ、以後ＶＣＯの発振周波数はその状態
に安定化される（以後、ロック状態と言う）。
【０００５】このロック状態におけるＶＣＯの発振周波
数と可変分周器の分周比との間には一定の相関関係が成
立するため、この分周比を外部からコントロ−ルするこ
とにより、ＶＣＯの発振状態を所望の局部発振周波数ｆ
Ｌで安定化させることができるのである。
数と可変分周器の分周比との間には一定の相関関係が成
立するため、この分周比を外部からコントロ−ルするこ
とにより、ＶＣＯの発振状態を所望の局部発振周波数ｆ
Ｌで安定化させることができるのである。
【０００６】ところで、上述の位相比較器としては、そ
の瞬時電圧が位相差を表すようなアナログ信号を出力す
るアナログ式位相比較器と、その平均電圧が位相差を表
すようなデジタル（パルス列）信号を出力するデジタル
式位相比較器とが知られている。
の瞬時電圧が位相差を表すようなアナログ信号を出力す
るアナログ式位相比較器と、その平均電圧が位相差を表
すようなデジタル（パルス列）信号を出力するデジタル
式位相比較器とが知られている。
【０００７】アナログ式位相比較器の場合には、検出位
相差に対して比較的緩慢に応答するためロック状態を維
持するためには適する半面、アンロック状態にあっては
ロック状態に引き込むのに時間が掛かると言う欠点があ
る。これに対して、デジタル式位相比較器の場合には、
検出位相差に対して比較的敏感に応答するためロック状
態を維持するためには適しない半面、アンロック状態に
あっては比較的短時間でロック状態に引き込むことがで
きると言う利点がある。このため、昨今のＰＬＬ回路に
あっては、検出位相差をアナログ信号とデジタル信号と
の双方で出力するような位相比較器が採用されている。
相差に対して比較的緩慢に応答するためロック状態を維
持するためには適する半面、アンロック状態にあっては
ロック状態に引き込むのに時間が掛かると言う欠点があ
る。これに対して、デジタル式位相比較器の場合には、
検出位相差に対して比較的敏感に応答するためロック状
態を維持するためには適しない半面、アンロック状態に
あっては比較的短時間でロック状態に引き込むことがで
きると言う利点がある。このため、昨今のＰＬＬ回路に
あっては、検出位相差をアナログ信号とデジタル信号と
の双方で出力するような位相比較器が採用されている。
【０００８】このようなアナログ・デジタル２出力式の
位相比較器の一例を図２に示す。同図において、サンプ
ルホ−ルド位相比較器１には、アナログ出力用の出力端
子４とデジタル出力用の出力端子５とが設けられてお
り、これら２つの出力端子４，５から得られる出力信号
は互いに加算された後、共通のル−プフィルタ２で平均
化されて直流電圧に変換され、この直流電圧によりＶＣ
Ｏ３の発振周波数が制御される。なお、説明の便宜上、
水晶発振器、プリスケーラ、可変分周器等のＰＬＬ回路
の他の構成要素については図示を省略されている。
位相比較器の一例を図２に示す。同図において、サンプ
ルホ−ルド位相比較器１には、アナログ出力用の出力端
子４とデジタル出力用の出力端子５とが設けられてお
り、これら２つの出力端子４，５から得られる出力信号
は互いに加算された後、共通のル−プフィルタ２で平均
化されて直流電圧に変換され、この直流電圧によりＶＣ
Ｏ３の発振周波数が制御される。なお、説明の便宜上、
水晶発振器、プリスケーラ、可変分周器等のＰＬＬ回路
の他の構成要素については図示を省略されている。
【０００９】このようなアナログ・デジタル２出力式の
位相比較器１にあっては、アンロック状態及びロック状
態のいずれにあってもＶＣＯを最適に制御できるが、尚
も、出力端子５からのデジタル信号に含まれるノイズ成
分によりＶＣＯ３の動作を不安定化すると言う不都合が
ある。
位相比較器１にあっては、アンロック状態及びロック状
態のいずれにあってもＶＣＯを最適に制御できるが、尚
も、出力端子５からのデジタル信号に含まれるノイズ成
分によりＶＣＯ３の動作を不安定化すると言う不都合が
ある。
【００１０】そこで、従来、この種のアナログ・デジタ
ル２出力式の位相比較器を用いたＰＬＬ回路にあって
は、デジタル信号用の出力端子５とル−プフィルタ２と
の間にダイオ−ド逆並列回路６を介在させ、その順方向
閾値電圧ＶＦ（約０．６Ｖ）を利用して前述のノイズ成
分を除去する構成が採用されていた。
ル２出力式の位相比較器を用いたＰＬＬ回路にあって
は、デジタル信号用の出力端子５とル−プフィルタ２と
の間にダイオ−ド逆並列回路６を介在させ、その順方向
閾値電圧ＶＦ（約０．６Ｖ）を利用して前述のノイズ成
分を除去する構成が採用されていた。
【００１１】しかしながら、上述のような、デジタル信
号用の出力端子５とル−プフィルタ２との間にダイオ−
ド逆並列回路６を介在させ、その順方向閾値電圧ＶＦ
（約０．６Ｖ）を利用して前述のノイズ成分を除去する
ＰＬＬ回路にあっても、ノイズ成分のレベルは必ずしも
順方向閾値電圧ＶＦ（約０．６Ｖ）以内に収まらないこ
とから、完全にノイズ成分を除去し得ない場合があり、
しかもル−プフィルタ２の後段に配置されたＶＣＯ３の
感度は、１Ｖあたり数ＭＨｚ程度も変化すると言った非
常に高感度なものが使用されるため、僅かな雑音の漏れ
によっても周波数シンセザイザ全体としての雑音特性が
大きく劣化すると言う問題点があった。
号用の出力端子５とル−プフィルタ２との間にダイオ−
ド逆並列回路６を介在させ、その順方向閾値電圧ＶＦ
（約０．６Ｖ）を利用して前述のノイズ成分を除去する
ＰＬＬ回路にあっても、ノイズ成分のレベルは必ずしも
順方向閾値電圧ＶＦ（約０．６Ｖ）以内に収まらないこ
とから、完全にノイズ成分を除去し得ない場合があり、
しかもル−プフィルタ２の後段に配置されたＶＣＯ３の
感度は、１Ｖあたり数ＭＨｚ程度も変化すると言った非
常に高感度なものが使用されるため、僅かな雑音の漏れ
によっても周波数シンセザイザ全体としての雑音特性が
大きく劣化すると言う問題点があった。
【００１２】
【発明が解決しようとする課題】上述のように、アナロ
グ・デジタル２出力式の位相比較器を用いたＰＬＬ回路
にあっては、アンロック状態及びロック状態のいずれに
あってもＶＣＯを最適に制御できるが、尚も、出力端子
５からのデジタル信号に含まれるノイズ成分によりＶＣ
Ｏ３の動作を不安定化すると言う不都合があり、かかる
不都合に対し、デジタル信号用の出力端子５とル−プフ
ィルタ２との間にダイオ−ド逆並列回路６を介在させ、
その順方向閾値電圧ＶＦ（約０．６Ｖ）を利用して前述
のノイズ成分を除去するようにしたＰＬＬ回路にあって
も、ノイズ成分のレベルは必ずしも順方向閾値電圧ＶＦ
（約０．６Ｖ）以内に収まらないことから、完全にノイ
ズ成分を除去し得ない場合があり、しかもル−プフィル
タ２の後段に配置されたＶＣＯ３の感度は、１Ｖあたり
数ＭＨｚ程度も変化すると言った非常に高感度なものが
使用されるため、僅かな雑音の漏れによっても周波数シ
ンセザイザ全体としての雑音特性が大きく劣化するとい
う問題点があった。
グ・デジタル２出力式の位相比較器を用いたＰＬＬ回路
にあっては、アンロック状態及びロック状態のいずれに
あってもＶＣＯを最適に制御できるが、尚も、出力端子
５からのデジタル信号に含まれるノイズ成分によりＶＣ
Ｏ３の動作を不安定化すると言う不都合があり、かかる
不都合に対し、デジタル信号用の出力端子５とル−プフ
ィルタ２との間にダイオ−ド逆並列回路６を介在させ、
その順方向閾値電圧ＶＦ（約０．６Ｖ）を利用して前述
のノイズ成分を除去するようにしたＰＬＬ回路にあって
も、ノイズ成分のレベルは必ずしも順方向閾値電圧ＶＦ
（約０．６Ｖ）以内に収まらないことから、完全にノイ
ズ成分を除去し得ない場合があり、しかもル−プフィル
タ２の後段に配置されたＶＣＯ３の感度は、１Ｖあたり
数ＭＨｚ程度も変化すると言った非常に高感度なものが
使用されるため、僅かな雑音の漏れによっても周波数シ
ンセザイザ全体としての雑音特性が大きく劣化するとい
う問題点があった。
【００１３】この発明は、上記問題点を除去し、アンロ
ック状態からロック状態に至る引込時間が短く、ロック
状態における安定性が高く、しかもノイズに対する耐性
の良好なＰＬＬ回路を提供することを目的とする。
ック状態からロック状態に至る引込時間が短く、ロック
状態における安定性が高く、しかもノイズに対する耐性
の良好なＰＬＬ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、アナログ・デ
ジタル２出力式の位相比較器からの２つの出力信号を互
いに加算してル−プフィルタに与え、該ル−プフィルタ
から得られる直流電圧で電圧制御型発振器を制御するよ
うにしたフェーズロックドループ回路において、前記位
相比較器のデジタル出力端とル−プフィルタとの間に双
方向スイッチを介在させ、該双方向スイッチをロック検
出信号により開閉制御することを特徴とするものであ
る。
ジタル２出力式の位相比較器からの２つの出力信号を互
いに加算してル−プフィルタに与え、該ル−プフィルタ
から得られる直流電圧で電圧制御型発振器を制御するよ
うにしたフェーズロックドループ回路において、前記位
相比較器のデジタル出力端とル−プフィルタとの間に双
方向スイッチを介在させ、該双方向スイッチをロック検
出信号により開閉制御することを特徴とするものであ
る。
【００１５】
【作用】一般に、この種のアナログ・デジタル２出力式
の位相比較器におけるロック検出信号は、ロック状態に
おいては“１”またアンロック状態においては“０”と
言った２値状態を呈する。そこで、このロック検出信号
を使用してデジタル信号出力経路に介在されたスイッチ
を開閉制御することにより、位相比較器からのデジタル
出力信号をル−プフィルタに加えるか否かを確実に切り
替え、アンロック状態においてはデジタル信号による高
速引込みを可能としつつも、ロック状態においてはデジ
タル信号を切り離すことで、雑音の影響を完全に排除す
ることができる。
の位相比較器におけるロック検出信号は、ロック状態に
おいては“１”またアンロック状態においては“０”と
言った２値状態を呈する。そこで、このロック検出信号
を使用してデジタル信号出力経路に介在されたスイッチ
を開閉制御することにより、位相比較器からのデジタル
出力信号をル−プフィルタに加えるか否かを確実に切り
替え、アンロック状態においてはデジタル信号による高
速引込みを可能としつつも、ロック状態においてはデジ
タル信号を切り離すことで、雑音の影響を完全に排除す
ることができる。
【００１６】
【実施例】本発明に係るＰＬＬ回路の一実施例を図１の
回路図に示す。なお、説明の便宜上、水晶発振器、プリ
スケーラ、可変分周器等のＰＬＬ回路の他の構成要素に
ついては図示を省略されている。
回路図に示す。なお、説明の便宜上、水晶発振器、プリ
スケーラ、可変分周器等のＰＬＬ回路の他の構成要素に
ついては図示を省略されている。
【００１７】同図において、符号１はアナログ・デジタ
ル２出力式の位相比較器としてのサンプルホ−ルド位相
比較器であり、この位相比較器１には、その瞬時電圧が
検出位相差を表すアナログ信号を出力するアナログ出力
端子４と、その平均電圧が検出位相差を表すデジタル信
号を出力するデジタル出力端子５と、定常状態において
は“ロック”また過渡応答中は“アンロック”と言った
２値状態を呈するロック検出信号を出力するロック検出
信号出力端子７とが設けられている。
ル２出力式の位相比較器としてのサンプルホ−ルド位相
比較器であり、この位相比較器１には、その瞬時電圧が
検出位相差を表すアナログ信号を出力するアナログ出力
端子４と、その平均電圧が検出位相差を表すデジタル信
号を出力するデジタル出力端子５と、定常状態において
は“ロック”また過渡応答中は“アンロック”と言った
２値状態を呈するロック検出信号を出力するロック検出
信号出力端子７とが設けられている。
【００１８】また、位相検出器１のデジタル出力端子５
とル−プフィルタ２との間、正確にはデジタル出力端子
５から信号加算点に至る途中には、双方向性のアナログ
スイッチ８が介在されており、このアナログスイッチ８
の制御入力端は位相比較器１のロック検出信号出力端子
７に接続されている。
とル−プフィルタ２との間、正確にはデジタル出力端子
５から信号加算点に至る途中には、双方向性のアナログ
スイッチ８が介在されており、このアナログスイッチ８
の制御入力端は位相比較器１のロック検出信号出力端子
７に接続されている。
【００１９】次に、以上の構成よりなるＰＬＬ回路の動
作を詳細に説明する。本ＰＬＬ回路がアンロック状態の
とき、ロック検出信号の内容は“０”となり、これを受
けてアナログスイッチ８は閉状態（オン状態）となる。
作を詳細に説明する。本ＰＬＬ回路がアンロック状態の
とき、ロック検出信号の内容は“０”となり、これを受
けてアナログスイッチ８は閉状態（オン状態）となる。
【００２０】そのため、アンロック状態においては、ル
−プフィルタ２に対してデジタル信号が供給される結
果、アンロック状態からロック状態へ至る過程におい
て、高速引込みが可能となる。
−プフィルタ２に対してデジタル信号が供給される結
果、アンロック状態からロック状態へ至る過程におい
て、高速引込みが可能となる。
【００２１】一方、本ＰＬＬ回路がロック状態のとき、
ロック検出信号の内容は“１”となり、これを受けてア
ナログスイッチ８は開状態（オフ状態）となる。
ロック検出信号の内容は“１”となり、これを受けてア
ナログスイッチ８は開状態（オフ状態）となる。
【００２２】そのため、ロック状態においては、ル−プ
フィルタ２に対してデジタル信号が供給されない結果、
デジタル信号に含まれるノイズ成分に起因するＶＣＯ３
の誤動作は完全に排除される。また、この状態におい
て、ル−プフィルタ２には検出位相差に対する感度の比
較的緩慢なアナログ信号のみが供給されるため、ロック
状態は安定的に維持される。
フィルタ２に対してデジタル信号が供給されない結果、
デジタル信号に含まれるノイズ成分に起因するＶＣＯ３
の誤動作は完全に排除される。また、この状態におい
て、ル−プフィルタ２には検出位相差に対する感度の比
較的緩慢なアナログ信号のみが供給されるため、ロック
状態は安定的に維持される。
【００２３】このように、以上の実施例のＰＬＬ回路に
よれば、ロック検出信号を使用してデジタル信号出力経
路に介在されたスイッチ８を開閉制御することにより、
位相比較器１からのデジタル出力信号をル−プフィルタ
２に加えるか否かを確実に切り替え、アンロック状態に
おいてはデジタル信号による高速引込みを可能としつつ
も、ロック状態においてはデジタル信号を切り離すこと
で、雑音の影響を完全に排除することができ、以て、ア
ンロック状態からロック状態に至る引込時間が短く、ロ
ック状態における安定性が高く、しかもノイズに対する
耐性の良好なＰＬＬ回路を提供することができる。
よれば、ロック検出信号を使用してデジタル信号出力経
路に介在されたスイッチ８を開閉制御することにより、
位相比較器１からのデジタル出力信号をル−プフィルタ
２に加えるか否かを確実に切り替え、アンロック状態に
おいてはデジタル信号による高速引込みを可能としつつ
も、ロック状態においてはデジタル信号を切り離すこと
で、雑音の影響を完全に排除することができ、以て、ア
ンロック状態からロック状態に至る引込時間が短く、ロ
ック状態における安定性が高く、しかもノイズに対する
耐性の良好なＰＬＬ回路を提供することができる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
アナログ・デジタル２出力式の位相比較器からの２つの
出力信号を互いに加算してル−プフィルタに与え、該ル
−プフィルタから得られる直流電圧で電圧制御型発振器
を制御するようにしたフェーズロックドループ回路にお
いて、前記位相比較器のデジタル出力端とル−プフィル
タとの間に双方向スイッチを介在させ、該双方向スイッ
チをロック検出信号により開閉制御するようにしたた
め、アンロック状態からロック状態に至る引込時間が短
く、ロック状態における安定性が高く、しかもノイズに
対する耐性の良好なＰＬＬ回路を提供することができ
る。
アナログ・デジタル２出力式の位相比較器からの２つの
出力信号を互いに加算してル−プフィルタに与え、該ル
−プフィルタから得られる直流電圧で電圧制御型発振器
を制御するようにしたフェーズロックドループ回路にお
いて、前記位相比較器のデジタル出力端とル−プフィル
タとの間に双方向スイッチを介在させ、該双方向スイッ
チをロック検出信号により開閉制御するようにしたた
め、アンロック状態からロック状態に至る引込時間が短
く、ロック状態における安定性が高く、しかもノイズに
対する耐性の良好なＰＬＬ回路を提供することができ
る。
【図１】本発明に係るＰＬＬ回路の一実施例を示すブロ
ック図。
ック図。
【図２】従来のＰＬＬ回路の一例を示すブロック図。
【符号の説明】 １ サンプルホ−ルド位相比較器 ２ ル−プフィルタ ３ ＶＣＯ ４ アナログ信号出力端子 ５ デジタル信号出力端子 ７ ロック検出信号出力端子 ８ アナログスイッチ
Claims (1)
- 【請求項１】 アナログ・デジタル２出力式の位相比較
器からの２つの出力信号を互いに加算してル−プフィル
タに与え、該ル−プフィルタから得られる直流電圧で電
圧制御型発振器を制御するようにしたフェーズロックド
ループ回路において、 前記位相比較器のデジタル出力端とル−プフィルタとの
間に双方向スイッチを介在させ、該双方向スイッチをロ
ック検出信号により開閉制御することを特徴とするフェ
ーズロックドループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264014A JPH05110429A (ja) | 1991-10-11 | 1991-10-11 | フエーズロツクドループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264014A JPH05110429A (ja) | 1991-10-11 | 1991-10-11 | フエーズロツクドループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110429A true JPH05110429A (ja) | 1993-04-30 |
Family
ID=17397355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3264014A Pending JPH05110429A (ja) | 1991-10-11 | 1991-10-11 | フエーズロツクドループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110429A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020058381A (ko) * | 2000-12-29 | 2002-07-12 | 이형도 | 위상 노이즈를 개선한 루프필터 |
| US7064621B2 (en) | 2003-08-13 | 2006-06-20 | Renesas Technology Corp. | Synchronous clock generation circuit capable of ensuring wide lock-in range and attaining lower jitter |
-
1991
- 1991-10-11 JP JP3264014A patent/JPH05110429A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020058381A (ko) * | 2000-12-29 | 2002-07-12 | 이형도 | 위상 노이즈를 개선한 루프필터 |
| US7064621B2 (en) | 2003-08-13 | 2006-06-20 | Renesas Technology Corp. | Synchronous clock generation circuit capable of ensuring wide lock-in range and attaining lower jitter |
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