JPH05110612A - バーストモード復調装置 - Google Patents
バーストモード復調装置Info
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- JPH05110612A JPH05110612A JP3265094A JP26509491A JPH05110612A JP H05110612 A JPH05110612 A JP H05110612A JP 3265094 A JP3265094 A JP 3265094A JP 26509491 A JP26509491 A JP 26509491A JP H05110612 A JPH05110612 A JP H05110612A
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- signal
- waveform shaping
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 ディジタル無線通信の復調装置において、再
生されたバーストクロックを用いて復調処理を行うバー
ストモード復調装置に関し、クロック再生部のディジタ
ル化を図り、高速信号に対応できることを目的とする。 【構成】 準同期検波手段と、準同期検波手段の出力信
号を量子化する１対のアナログ・ディジタル変換手段
と、フィルタ係数が可変設定され、２系列のディジタル
信号の波形整形を行う１対の波形整形フィルタと、搬送
波位相差検出手段と、波形整形フィルタの出力信号と搬
送波位相誤差信号とを複素乗算して同期復調し２系列の
復調信号を出力する複素乗算手段と、２系列の復調信号
のクロック再生符号からバースト初期のクロック位相を
推定し、続いてクロック位相誤差の極性を検出し、波形
整形フィルタに設定するフィルタ係数を逐次更新してデ
ィジタル信号のクロック同期をとるクロック再生手段と
を備える。
生されたバーストクロックを用いて復調処理を行うバー
ストモード復調装置に関し、クロック再生部のディジタ
ル化を図り、高速信号に対応できることを目的とする。 【構成】 準同期検波手段と、準同期検波手段の出力信
号を量子化する１対のアナログ・ディジタル変換手段
と、フィルタ係数が可変設定され、２系列のディジタル
信号の波形整形を行う１対の波形整形フィルタと、搬送
波位相差検出手段と、波形整形フィルタの出力信号と搬
送波位相誤差信号とを複素乗算して同期復調し２系列の
復調信号を出力する複素乗算手段と、２系列の復調信号
のクロック再生符号からバースト初期のクロック位相を
推定し、続いてクロック位相誤差の極性を検出し、波形
整形フィルタに設定するフィルタ係数を逐次更新してデ
ィジタル信号のクロック同期をとるクロック再生手段と
を備える。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル無線通信の
復調装置において、再生されたバーストクロックを用い
て復調処理を行うバーストモード復調装置に関する。
復調装置において、再生されたバーストクロックを用い
て復調処理を行うバーストモード復調装置に関する。
【０００２】
【従来の技術】図５は、従来のバーストモード復調装置
の構成例を示すブロック図である。図において、ディジ
タル位相変調信号Ａは分配器５１で２分配されて信号Ａ
１，Ａ２となり、それぞれミキサ５２，５３に入力され
る。準同期検波用発振器５４にはπ／２移相器５５が接
続され、π／２移相器５５および準同期検波用発振器５
４から互いに直交する信号Ｈ１，Ｈ２が出力される。ミ
キサ５２，５３は、それぞれ信号Ａ１，Ａ２と信号Ｈ
１，Ｈ２とを乗算し、周波数変換した低域信号Ｂ１，Ｂ
２を出力する。各低域信号Ｂ１，Ｂ２は、アナログ・デ
ィジタル変換器（Ａ／Ｄ）５６，５７でバーストクロッ
ク再生用ＶＣＯ（電圧制御発振器）７１が出力するサン
プリングクロックにより２倍サンプリングされてディジ
タル信号Ｃ１，Ｃ２となり、さらに波形整形フィルタ
（ＰＳＦ）５８，５９を介して波形整形されたディジタ
ル信号Ｄ１，Ｄ２となる。各ディジタル信号Ｄ１，Ｄ２
は、複素乗算器６０で搬送波位相差検出回路６１が出力
する搬送波位相誤差信号Ｇ１，Ｇ２と複素乗算されて同
期復調信号Ｅ１，Ｅ２となり、エラスティックバッファ
６２に入力される。エラスティックバッファ６２は、固
定発振器６３から出力されるシステムクロックに同期し
て読み出しを行うことにより、同期復調信号Ｅ１，Ｅ２
をシステム同期した復調装置出力信号Ｆ１，Ｆ２に変換
して出力する。
の構成例を示すブロック図である。図において、ディジ
タル位相変調信号Ａは分配器５１で２分配されて信号Ａ
１，Ａ２となり、それぞれミキサ５２，５３に入力され
る。準同期検波用発振器５４にはπ／２移相器５５が接
続され、π／２移相器５５および準同期検波用発振器５
４から互いに直交する信号Ｈ１，Ｈ２が出力される。ミ
キサ５２，５３は、それぞれ信号Ａ１，Ａ２と信号Ｈ
１，Ｈ２とを乗算し、周波数変換した低域信号Ｂ１，Ｂ
２を出力する。各低域信号Ｂ１，Ｂ２は、アナログ・デ
ィジタル変換器（Ａ／Ｄ）５６，５７でバーストクロッ
ク再生用ＶＣＯ（電圧制御発振器）７１が出力するサン
プリングクロックにより２倍サンプリングされてディジ
タル信号Ｃ１，Ｃ２となり、さらに波形整形フィルタ
（ＰＳＦ）５８，５９を介して波形整形されたディジタ
ル信号Ｄ１，Ｄ２となる。各ディジタル信号Ｄ１，Ｄ２
は、複素乗算器６０で搬送波位相差検出回路６１が出力
する搬送波位相誤差信号Ｇ１，Ｇ２と複素乗算されて同
期復調信号Ｅ１，Ｅ２となり、エラスティックバッファ
６２に入力される。エラスティックバッファ６２は、固
定発振器６３から出力されるシステムクロックに同期し
て読み出しを行うことにより、同期復調信号Ｅ１，Ｅ２
をシステム同期した復調装置出力信号Ｆ１，Ｆ２に変換
して出力する。
【０００３】ここで、複素乗算器６０に入力されるディ
ジタル信号Ｄ１，Ｄ２は、図６に示すバースト信号フォ
ーマットを有しており、先頭のＣＲ（Carrier Recover
y) 部８１で、搬送波位相差検出回路６１が同期復調信
号Ｅ１，Ｅ２から搬送波位相誤差信号Ｇ１，Ｇ２を生成
して複素乗算器６０に与えることによって搬送波位相誤
差が除去され、次のＢＴＲ(Bit Timing Recovery) 部８
２の交番信号を用いてクロック再生が行われる。なお、
バースト信号フォーマットは、その後に同期語（ＵＷ）
部８３およびデータ部８４が付加される。
ジタル信号Ｄ１，Ｄ２は、図６に示すバースト信号フォ
ーマットを有しており、先頭のＣＲ（Carrier Recover
y) 部８１で、搬送波位相差検出回路６１が同期復調信
号Ｅ１，Ｅ２から搬送波位相誤差信号Ｇ１，Ｇ２を生成
して複素乗算器６０に与えることによって搬送波位相誤
差が除去され、次のＢＴＲ(Bit Timing Recovery) 部８
２の交番信号を用いてクロック再生が行われる。なお、
バースト信号フォーマットは、その後に同期語（ＵＷ）
部８３およびデータ部８４が付加される。
【０００４】クロック再生は、同期復調信号Ｅ１，Ｅ２
が入力されるクロック位相差検出回路７２でまず信号の
ゼロクロスを検知し、その場合の識別点の中間の信号値
をゼロクロス点からの位相差として検出し（ゼロクロス
検出法）、ループフィルタ７３を介してフィルタリング
処理した後にディジタル・アナログ変換器（Ｄ／Ａ）７
４でアナログ信号に変換し、サンプリングクロックを出
力するバーストクロック再生用ＶＣＯ７１の制御信号と
してクロック位相を引き込むことにより行われる。な
お、従来のクロック再生部７０は、クロック位相差検出
回路７２，ループフィルタ７３，ディジタル・アナログ
変換器７４およびバーストクロック再生用ＶＣＯ７１で
構成される部分である。
が入力されるクロック位相差検出回路７２でまず信号の
ゼロクロスを検知し、その場合の識別点の中間の信号値
をゼロクロス点からの位相差として検出し（ゼロクロス
検出法）、ループフィルタ７３を介してフィルタリング
処理した後にディジタル・アナログ変換器（Ｄ／Ａ）７
４でアナログ信号に変換し、サンプリングクロックを出
力するバーストクロック再生用ＶＣＯ７１の制御信号と
してクロック位相を引き込むことにより行われる。な
お、従来のクロック再生部７０は、クロック位相差検出
回路７２，ループフィルタ７３，ディジタル・アナログ
変換器７４およびバーストクロック再生用ＶＣＯ７１で
構成される部分である。
【０００５】
【発明が解決しようとする課題】ところで、従来のクロ
ック再生部７０では、クロック速度が高速である場合は
バーストクロック再生用ＶＣＯ７１のディジタル化が困
難であるためにアナログＶＣＯを用いられ、それに伴っ
て図に示すようにディジタル・アナログ変換器７４が必
要となる。
ック再生部７０では、クロック速度が高速である場合は
バーストクロック再生用ＶＣＯ７１のディジタル化が困
難であるためにアナログＶＣＯを用いられ、それに伴っ
て図に示すようにディジタル・アナログ変換器７４が必
要となる。
【０００６】したがって、バーストモード復調装置をデ
ィジタル化およびＬＳＩ化する場合には、アナログ回路
であるバーストクロック再生用ＶＣＯ７１およびディジ
タル・アナログ変換器７４はその外部に設置せざるを得
ず、小型化および無調整化を実現する上で支障になって
いた。
ィジタル化およびＬＳＩ化する場合には、アナログ回路
であるバーストクロック再生用ＶＣＯ７１およびディジ
タル・アナログ変換器７４はその外部に設置せざるを得
ず、小型化および無調整化を実現する上で支障になって
いた。
【０００７】本発明は、クロック再生部のディジタル化
を図り、高速信号に対応することができるバーストモー
ド復調装置を提供することを目的とする。
を図り、高速信号に対応することができるバーストモー
ド復調装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、入力されるデ
ィジタル位相変調信号をその搬送波周波数にほぼ等しく
互いに直交する２系列の局部発振信号により２系列の低
域信号に周波数変換する準同期検波手段と、前記準同期
検波手段の出力信号をそのクロック周波数にほぼ等しい
クロックにより標本化し量子化する１対のアナログ・デ
ィジタル変換手段と、フィルタ係数が可変設定され、前
記各アナログ・ディジタル変換手段が出力する２系列の
ディジタル信号の波形整形を行う１対の波形整形フィル
タと、前記準同期検波手段における局部発振信号と前記
ディジタル位相変調信号の位相差を検出する搬送波位相
差検出手段と、前記波形整形フィルタの出力信号と前記
搬送波位相差検出手段が出力する搬送波位相誤差信号と
を複素乗算して同期復調し、２系列の復調信号を出力す
る複素乗算手段と、前記２系列の復調信号のクロック再
生符号からバースト初期のクロック位相を推定し、続い
てクロック位相誤差の極性を検出し、前記波形整形フィ
ルタに設定するフィルタ係数を逐次更新して前記波形整
形フィルタから出力されるディジタル信号のクロック同
期をとるクロック再生手段とを備えたことを特徴とす
る。
ィジタル位相変調信号をその搬送波周波数にほぼ等しく
互いに直交する２系列の局部発振信号により２系列の低
域信号に周波数変換する準同期検波手段と、前記準同期
検波手段の出力信号をそのクロック周波数にほぼ等しい
クロックにより標本化し量子化する１対のアナログ・デ
ィジタル変換手段と、フィルタ係数が可変設定され、前
記各アナログ・ディジタル変換手段が出力する２系列の
ディジタル信号の波形整形を行う１対の波形整形フィル
タと、前記準同期検波手段における局部発振信号と前記
ディジタル位相変調信号の位相差を検出する搬送波位相
差検出手段と、前記波形整形フィルタの出力信号と前記
搬送波位相差検出手段が出力する搬送波位相誤差信号と
を複素乗算して同期復調し、２系列の復調信号を出力す
る複素乗算手段と、前記２系列の復調信号のクロック再
生符号からバースト初期のクロック位相を推定し、続い
てクロック位相誤差の極性を検出し、前記波形整形フィ
ルタに設定するフィルタ係数を逐次更新して前記波形整
形フィルタから出力されるディジタル信号のクロック同
期をとるクロック再生手段とを備えたことを特徴とす
る。
【０００９】
【作用】本発明は、ディジタル位相変調信号を準同期検
波し、さらにクロック周波数が受信信号クロック周波数
のほぼ２倍に等しいクロックをサンプリングクロックと
してアナログ・ディジタル変換して得られた信号を波形
整形する波形整形フィルタにおいて、そのフィルタ係数
を復調信号から得られるクロック位相に応じて逐次更新
することにより同期復調を行うことができる。すなわ
ち、クロック再生手段が、波形整形フィルタの出力信号
と搬送波位相誤差信号との複素乗算により得られる２系
列の復調信号を取り込み、そのクロック再生符号からバ
ースト初期のクロック位相を推定し、続いてクロック位
相誤差の極性を検出して波形整形フィルタのフィルタ係
数を逐次更新することにより、同期復調を行うことがで
きる。
波し、さらにクロック周波数が受信信号クロック周波数
のほぼ２倍に等しいクロックをサンプリングクロックと
してアナログ・ディジタル変換して得られた信号を波形
整形する波形整形フィルタにおいて、そのフィルタ係数
を復調信号から得られるクロック位相に応じて逐次更新
することにより同期復調を行うことができる。すなわ
ち、クロック再生手段が、波形整形フィルタの出力信号
と搬送波位相誤差信号との複素乗算により得られる２系
列の復調信号を取り込み、そのクロック再生符号からバ
ースト初期のクロック位相を推定し、続いてクロック位
相誤差の極性を検出して波形整形フィルタのフィルタ係
数を逐次更新することにより、同期復調を行うことがで
きる。
【００１０】
【実施例】図１は、本発明の一実施例構成を示すブロッ
ク図である。ここで、図５に示す従来構成と同様のもの
は同一符号を付す。
ク図である。ここで、図５に示す従来構成と同様のもの
は同一符号を付す。
【００１１】図において、ディジタル位相変調信号Ａは
分配器５１で２分配されて信号Ａ１，Ａ２となり、それ
ぞれミキサ５２，５３に入力され、π／２移相器５５お
よび準同期検波用発振器５４から出力される互いに直交
する信号Ｈ１，Ｈ２と乗算されて低域信号Ｂ１，Ｂ２に
周波数変換される。各低域信号Ｂ１，Ｂ２は、アナログ
・ディジタル変換器（Ａ／Ｄ）５６，５７で固定発振器
６３から出力されるシステムクロックＰにより２倍サン
プリングされてディジタル信号Ｉ１，Ｉ２となり、さら
にフィルタ係数が可変な波形整形フィルタ（ＰＳＦ）１
１，１２を介してクロック同期信号Ｊ１，Ｊ２となる。
各クロック同期信号Ｊ１，Ｊ２は、複素乗算器６０で搬
送波位相差検出回路６１が出力する搬送波位相誤差信号
Ｇ１，Ｇ２と複素乗算されて復調信号Ｋ１，Ｋ２とな
る。この復調信号Ｋ１，Ｋ２は、搬送波位相差検出回路
６１に入力されて従来と同様に搬送波位相誤差の除去が
行われるとともに、クロック再生部２０に入力される。
分配器５１で２分配されて信号Ａ１，Ａ２となり、それ
ぞれミキサ５２，５３に入力され、π／２移相器５５お
よび準同期検波用発振器５４から出力される互いに直交
する信号Ｈ１，Ｈ２と乗算されて低域信号Ｂ１，Ｂ２に
周波数変換される。各低域信号Ｂ１，Ｂ２は、アナログ
・ディジタル変換器（Ａ／Ｄ）５６，５７で固定発振器
６３から出力されるシステムクロックＰにより２倍サン
プリングされてディジタル信号Ｉ１，Ｉ２となり、さら
にフィルタ係数が可変な波形整形フィルタ（ＰＳＦ）１
１，１２を介してクロック同期信号Ｊ１，Ｊ２となる。
各クロック同期信号Ｊ１，Ｊ２は、複素乗算器６０で搬
送波位相差検出回路６１が出力する搬送波位相誤差信号
Ｇ１，Ｇ２と複素乗算されて復調信号Ｋ１，Ｋ２とな
る。この復調信号Ｋ１，Ｋ２は、搬送波位相差検出回路
６１に入力されて従来と同様に搬送波位相誤差の除去が
行われるとともに、クロック再生部２０に入力される。
【００１２】なお、本実施例では、アナログ・ディジタ
ル変換器５６，５７におけるサンプリングクロックとシ
ステムクロックとを共用する構成としているが、それぞ
れ個別の固定発振器から供給される構成としてもよい。
その場合には、従来構成と同様にエラスティックバッフ
ァを用いてシステムクロックとの同期がとられる。
ル変換器５６，５７におけるサンプリングクロックとシ
ステムクロックとを共用する構成としているが、それぞ
れ個別の固定発振器から供給される構成としてもよい。
その場合には、従来構成と同様にエラスティックバッフ
ァを用いてシステムクロックとの同期がとられる。
【００１３】ここで、クロック再生部２０の構成につい
て説明する。復調信号Ｋ１，Ｋ２が入力される切替スイ
ッチ（ＳＷ）２１は、そのＢＴＲ部８２をクロック位相
推定回路２２に出力し、その同期語部８３以降をクロッ
ク位相誤差極性検出回路２３に出力する。クロック位相
推定回路２２は、ＢＴＲ部８２のクロック再生符号（交
番信号）からバースト初期のクロック位相の推定を行
う。クロック位相誤差極性検出回路２３は、同期語部８
３から従来のクロック位相差検出回路７２におけるゼロ
クロス検出法によりクロック位相誤差の極性を検出し、
クロック位相誤差極性信号Ｌを出力する。ディジタルフ
ィルタ（ＤＦ）２４は、このクロック位相誤差極性信号
Ｌをフィルタリングして加算器２５，２６に出力する。
加算器２５，２６は、クロック位相推定回路２２の出力
信号とディジタルフィルタ２４の出力信号とを加算し、
波形整形フィルタ１１，１２のフィルタ係数を出力する
ＲＯＭ２７のアドレス信号Ｍとする。
て説明する。復調信号Ｋ１，Ｋ２が入力される切替スイ
ッチ（ＳＷ）２１は、そのＢＴＲ部８２をクロック位相
推定回路２２に出力し、その同期語部８３以降をクロッ
ク位相誤差極性検出回路２３に出力する。クロック位相
推定回路２２は、ＢＴＲ部８２のクロック再生符号（交
番信号）からバースト初期のクロック位相の推定を行
う。クロック位相誤差極性検出回路２３は、同期語部８
３から従来のクロック位相差検出回路７２におけるゼロ
クロス検出法によりクロック位相誤差の極性を検出し、
クロック位相誤差極性信号Ｌを出力する。ディジタルフ
ィルタ（ＤＦ）２４は、このクロック位相誤差極性信号
Ｌをフィルタリングして加算器２５，２６に出力する。
加算器２５，２６は、クロック位相推定回路２２の出力
信号とディジタルフィルタ２４の出力信号とを加算し、
波形整形フィルタ１１，１２のフィルタ係数を出力する
ＲＯＭ２７のアドレス信号Ｍとする。
【００１４】このような構成により、ＢＴＲ部８２では
クロック位相推定回路２２で推定されたバースト初期の
クロック位相情報に基づくアドレス信号ＭがＲＯＭ２７
に与えられ、波形整形フィルタ１１，１２のフィルタ係
数が更新される。次の同期語部８３以降では、クロック
位相誤差極性検出回路２３で検出されたクロック位相誤
差極性信号Ｌをディジタルフィルタ２４を介してフィル
タリングしてＲＯＭ２７のアドレス信号Ｍを変更するこ
とにより、波形整形フィルタ１１，１２のフィルタ係数
が逐次更新され、クロック同期信号Ｊ１，Ｊ２を複素乗
算器６０に入力させることができる。したがって、複素
乗算器６０では、このクロック同期信号Ｊ１，Ｊ２と、
搬送波位相差検出回路６１が出力する搬送波位相誤差信
号Ｇ１，Ｇ２とを複素乗算することにより、固定発振器
６３が供給するシステムクロックＰに同期した復調信号
Ｋ１，Ｋ２を得ることができる。
クロック位相推定回路２２で推定されたバースト初期の
クロック位相情報に基づくアドレス信号ＭがＲＯＭ２７
に与えられ、波形整形フィルタ１１，１２のフィルタ係
数が更新される。次の同期語部８３以降では、クロック
位相誤差極性検出回路２３で検出されたクロック位相誤
差極性信号Ｌをディジタルフィルタ２４を介してフィル
タリングしてＲＯＭ２７のアドレス信号Ｍを変更するこ
とにより、波形整形フィルタ１１，１２のフィルタ係数
が逐次更新され、クロック同期信号Ｊ１，Ｊ２を複素乗
算器６０に入力させることができる。したがって、複素
乗算器６０では、このクロック同期信号Ｊ１，Ｊ２と、
搬送波位相差検出回路６１が出力する搬送波位相誤差信
号Ｇ１，Ｇ２とを複素乗算することにより、固定発振器
６３が供給するシステムクロックＰに同期した復調信号
Ｋ１，Ｋ２を得ることができる。
【００１５】以下、クロック位相推定回路２２における
従来方式と異なるバースト初期のクロック位相推定法、
およびフィルタ係数が可変できる波形整形フィルタ１
１，１２を用いた内挿補間によるクロック再生方式につ
いて詳細に説明する。
従来方式と異なるバースト初期のクロック位相推定法、
およびフィルタ係数が可変できる波形整形フィルタ１
１，１２を用いた内挿補間によるクロック再生方式につ
いて詳細に説明する。
【００１６】ＢＴＲ部８２のクロック再生符号（交番信
号）にＤＦＴ（ Discrete FourierTrasformation)の原
理を適用してクロック位相の推定が行われる。すなわ
ち、ＣＲ部８１で搬送波位相誤差が除去された後のＢＴ
Ｒ部８２の交番信号を Ａ・sin(ωtk＋θ0) と近似すると、図２に示す波形となる。したがって、本
信号にＤＦＴを適用した結果Ｅは、
号）にＤＦＴ（ Discrete FourierTrasformation)の原
理を適用してクロック位相の推定が行われる。すなわ
ち、ＣＲ部８１で搬送波位相誤差が除去された後のＢＴ
Ｒ部８２の交番信号を Ａ・sin(ωtk＋θ0) と近似すると、図２に示す波形となる。したがって、本
信号にＤＦＴを適用した結果Ｅは、
【００１７】
【数１】
【００１８】となる。ここで、Ｔをクロック周期、Ｔ
s(＝Ｔ／２）をサンプリング周期、Ｎをサンプリング数
とすると、ω＝π／Ｔ、ｔk ＝ｋＴs(ｋ＝０，１，２，
…）である。 (1)式において、Ｎ＝２・ｎ（ｎ＝１，
２，３，…）とすることにより２ωの項を除去すること
ができ、この場合のＤＦＴを適用した結果をＥ′とする
と、ＢＴＲ部８２の交番信号におけるクロック位相θ0
は、 θ0 ＝−tan-1｛ Re(Ｅ′）／Im(Ｅ′）｝ …(2) として得られる。なお、Reは実数部を示し、Imは虚数部
を示す。本手法によりクロック位相θ0 を推定するクロ
ック位相推定回路２２は、図３に示す構成で実現可能で
ある。
s(＝Ｔ／２）をサンプリング周期、Ｎをサンプリング数
とすると、ω＝π／Ｔ、ｔk ＝ｋＴs(ｋ＝０，１，２，
…）である。 (1)式において、Ｎ＝２・ｎ（ｎ＝１，
２，３，…）とすることにより２ωの項を除去すること
ができ、この場合のＤＦＴを適用した結果をＥ′とする
と、ＢＴＲ部８２の交番信号におけるクロック位相θ0
は、 θ0 ＝−tan-1｛ Re(Ｅ′）／Im(Ｅ′）｝ …(2) として得られる。なお、Reは実数部を示し、Imは虚数部
を示す。本手法によりクロック位相θ0 を推定するクロ
ック位相推定回路２２は、図３に示す構成で実現可能で
ある。
【００１９】すなわち、切替スイッチ２１を介して入力
される復調信号Ｋ１，Ｋ２は、加算器３１で加算された
後に２分岐され、それぞれ乗算器３２，３３でcos(πk/
2),sin(πk/2)の信号と乗算され、さらに加算器３４，
３５でそれぞれ遅延回路(Ｄ)３６，３７を介して得られ
る１タイミング前の信号と加算することにより、Ｅ′の
実数部および虚数部を得ることができる。
される復調信号Ｋ１，Ｋ２は、加算器３１で加算された
後に２分岐され、それぞれ乗算器３２，３３でcos(πk/
2),sin(πk/2)の信号と乗算され、さらに加算器３４，
３５でそれぞれ遅延回路(Ｄ)３６，３７を介して得られ
る１タイミング前の信号と加算することにより、Ｅ′の
実数部および虚数部を得ることができる。
【００２０】次に、ＢＴＲ部８２の交番信号から推定さ
れたクロック位相θ0 に基づいて、波形整形フィルタ１
１，１２のタップ係数ｈm が更新され、クロック同期信
号（Ｊ１，Ｊ２）Ｓ*(tk) は、
れたクロック位相θ0 に基づいて、波形整形フィルタ１
１，１２のタップ係数ｈm が更新され、クロック同期信
号（Ｊ１，Ｊ２）Ｓ*(tk) は、
【００２１】
【数２】
【００２２】のように畳み込みされて得られる。ここ
で、Ｔs をサンプリング周期とすると、tk＝ｋＴs(ｋ＝
０，１，２，…）、ΔＴ＝Ｔs・θ0／π、２ｎ＋１はタ
ップ数である。なお、 (3)式に示す波形整形フィルタ１
１，１２のタップ係数ｈm｛ ｝は、フィルタのインパル
ス応答列より構成されており、図４における破線の値が
フィルタ係数としてセットされる。
で、Ｔs をサンプリング周期とすると、tk＝ｋＴs(ｋ＝
０，１，２，…）、ΔＴ＝Ｔs・θ0／π、２ｎ＋１はタ
ップ数である。なお、 (3)式に示す波形整形フィルタ１
１，１２のタップ係数ｈm｛ ｝は、フィルタのインパル
ス応答列より構成されており、図４における破線の値が
フィルタ係数としてセットされる。
【００２３】また、タップ係数ｈm をあらかじめクロッ
ク位相θ0 に対応させてＲＯＭ２７に書き込んでおくこ
とにより、 (2)式に示す tan-1の演算は省略可能であ
る。このような方法により波形整形フィルタ１１，１２
の出力には、そのタップ係数変更後にクロック同期信号
Ｊ１，Ｊ２が得られる。
ク位相θ0 に対応させてＲＯＭ２７に書き込んでおくこ
とにより、 (2)式に示す tan-1の演算は省略可能であ
る。このような方法により波形整形フィルタ１１，１２
の出力には、そのタップ係数変更後にクロック同期信号
Ｊ１，Ｊ２が得られる。
【００２４】同期語部８３以降では、クロック位相誤差
極性信号Ｌに応じて、波形整形フィルタ１１，１２のタ
ップ係数はＲＯＭ２７に書き込まれたインパルス応答列
の最小ステップ幅で逐次更新され、 (3)式に示した畳み
込みにより逐次クロック同期が図られる。
極性信号Ｌに応じて、波形整形フィルタ１１，１２のタ
ップ係数はＲＯＭ２７に書き込まれたインパルス応答列
の最小ステップ幅で逐次更新され、 (3)式に示した畳み
込みにより逐次クロック同期が図られる。
【００２５】
【発明の効果】以上説明したように本発明は、バースト
クロック再生用ＶＣＯを必要としないので、バーストモ
ード復調装置の全構成要素のうち、アナログ・ディジタ
ル変換手段の前段部分およびシステムクロックを生成す
る固定発振器を除く部分をディジタル回路で構成するこ
とができる。したがって、装置製作時の調整および経年
変化や温度変化による性能劣化をほとんど考慮する必要
がなく、またＬＳＩ化が可能であるので小型化が極めて
容易になる。
クロック再生用ＶＣＯを必要としないので、バーストモ
ード復調装置の全構成要素のうち、アナログ・ディジタ
ル変換手段の前段部分およびシステムクロックを生成す
る固定発振器を除く部分をディジタル回路で構成するこ
とができる。したがって、装置製作時の調整および経年
変化や温度変化による性能劣化をほとんど考慮する必要
がなく、またＬＳＩ化が可能であるので小型化が極めて
容易になる。
【００２６】また、クロック同期に用いるＢＴＲ長を従
来に比べて大幅に短縮することができ、情報伝送効率の
向上を図ることができる。
来に比べて大幅に短縮することができ、情報伝送効率の
向上を図ることができる。
【図１】本発明の一実施例構成を示すブロック図であ
る。
る。
【図２】ＢＴＲベースバンド８２の交番信号波形を示す
図である。
図である。
【図３】クロック位相推定回路２２の構成例を示すブロ
ック図である。
ック図である。
【図４】波形整形フィルタのタップ係数を決めるインパ
ルス応答波形を示す図である。
ルス応答波形を示す図である。
【図５】従来のバーストモード復調装置の構成例を示す
ブロック図である。
ブロック図である。
【図６】バースト信号フォーマットを示す図である。
１１，１２ 波形整形フィルタ（ＰＳＦ） ２０ クロック再生部 ２１ 切替スイッチ（ＳＷ） ２２ クロック位相推定回路 ２３ クロック位相誤差極性検出回路 ２４ ディジタルフィルタ（ＤＦ） ２５，２６ 加算器 ２７ ＲＯＭ ３１，３４，３５ 加算器 ３２，３３ 乗算器 ３６，３７ 遅延回路（Ｄ） ５１ 分配器 ５２，５３ 乗算器 ５４ 準同期検波用発振器 ５５ π／２移相器 ５６，５７ アナログ・ディジタル変換器（Ａ／Ｄ） ５８，５９ 波形整形フィルタ（ＰＳＦ） ６０ 複素乗算器 ６１ 搬送波位相差検出回路 ６２ エラスティックストアバッファ ６３ 固定発振器 ７０ クロック再生部 ７１ バーストクロック再生用ＶＣＯ（電圧制御発振
器） ７２ クロック位相差検出回路 ７３ ループフィルタ ７４ ディジタル／アナログ変換器（Ｄ／Ａ） ８１ ＣＲ部 ８２ ＢＴＲ部 ８３ 同期語（ＵＷ）部 ８４ データ部
器） ７２ クロック位相差検出回路 ７３ ループフィルタ ７４ ディジタル／アナログ変換器（Ｄ／Ａ） ８１ ＣＲ部 ８２ ＢＴＲ部 ８３ 同期語（ＵＷ）部 ８４ データ部
Claims (1)
- 【請求項１】 入力されるディジタル位相変調信号をそ
の搬送波周波数にほぼ等しく互いに直交する２系列の局
部発振信号により２系列の低域信号に周波数変換する準
同期検波手段と、 前記準同期検波手段の出力信号をそのクロック周波数に
ほぼ等しいクロックにより標本化し量子化する１対のア
ナログ・ディジタル変換手段と、 フィルタ係数が可変設定され、前記各アナログ・ディジ
タル変換手段が出力する２系列のディジタル信号の波形
整形を行う１対の波形整形フィルタと、 前記準同期検波手段における局部発振信号と前記ディジ
タル位相変調信号の位相差を検出する搬送波位相差検出
手段と、 前記波形整形フィルタの出力信号と前記搬送波位相差検
出手段が出力する搬送波位相誤差信号とを複素乗算して
同期復調し、２系列の復調信号を出力する複素乗算手段
と、 前記２系列の復調信号のクロック再生符号からバースト
初期のクロック位相を推定し、続いてクロック位相誤差
の極性を検出し、前記波形整形フィルタに設定するフィ
ルタ係数を逐次更新して前記波形整形フィルタから出力
されるディジタル信号のクロック同期をとるクロック再
生手段とを備えたことを特徴とするバーストモード復調
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265094A JP2753485B2 (ja) | 1991-10-14 | 1991-10-14 | バーストモード復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265094A JP2753485B2 (ja) | 1991-10-14 | 1991-10-14 | バーストモード復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110612A true JPH05110612A (ja) | 1993-04-30 |
| JP2753485B2 JP2753485B2 (ja) | 1998-05-20 |
Family
ID=17412523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265094A Expired - Fee Related JP2753485B2 (ja) | 1991-10-14 | 1991-10-14 | バーストモード復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753485B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766843A (ja) * | 1993-08-26 | 1995-03-10 | Nec Corp | 搬送波再生方式 |
| US6057730A (en) * | 1997-05-20 | 2000-05-02 | Nec Corporation | Digital demodulator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450653A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Clock phase error detection circuit |
-
1991
- 1991-10-14 JP JP3265094A patent/JP2753485B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450653A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Clock phase error detection circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766843A (ja) * | 1993-08-26 | 1995-03-10 | Nec Corp | 搬送波再生方式 |
| US6057730A (en) * | 1997-05-20 | 2000-05-02 | Nec Corporation | Digital demodulator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2753485B2 (ja) | 1998-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |