JPH05113872A - 逆数生成回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 演算速度が高速であり、かつ回路規模の小さ
い逆数生成回路装置を提供する。 【構成】 入力データに基づき、結果データの最上位桁
から下位方向へ何桁０のデータが出現するかを検出する
０出力検出回路と、上記０出力検出回路の出力データに
基づき結果データが１を超えない範囲内で結果データの
最も上位桁に１を出現させる１出力検出回路と、上記１
出力検出回路の出力データを補正する補正回路と、上記
１出力検出回路にて１のデータが検出された桁より下位
側の各桁の値を決定する演算回路と、を備えたことを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルシグナルプロ
セッサ等に使用される逆数生成回路装置に関する。

【０００２】

【従来の技術とその課題】Ｘ÷Ｙの演算を行う場合、従
来、除算器を用いてＸ÷Ｙの演算を直接行うか、あるい
は特開平２−１５６３２８号公報に開示されているよう
に、乗算器と逆数テーブルに格納される逆数データを用
いてＸ×(１/Ｙ)の演算を行うかの２つの方法がある。
しかし、除算器を用いる方法では、除算器の演算速度が
遅いという問題点があり、又、逆数テーブルを使用する
方法では、除算器を使用する方法に比べ演算速度は速く
なるが、逆数テーブルを構成する回路規模が非常に大き
くなるという問題点がある。本発明はこのような問題点
を解決するためになされたもので、演算速度が高速であ
り、かつ回路規模の小さい逆数生成装置を提供する。

【０００３】

【課題を解決するための手段】本発明は、入力データＡ
の逆数１/Ａである結果データＢを生成する逆数生成回
路装置において、入力データＡの構成データの最上位桁
から下位方向に向かい最初に１のデータが存在する桁の
位置情報に基づき、結果データＢの最上位桁から下位方
向へ０のデータが何ビット連続して出現するかを検出す
る０出力検出回路と、上記０出力検出回路から送出され
たデータに基づき、上記結果データＢが上記逆数１/Ａ
の値より大きくならない範囲で上記結果データＢの最も
上位の桁に１のデータを出現させる１出力検出回路と、
上記入力データＡが２ⁿ(nは整数)で表される値の場合、
上記１出力検出回路から送出されるデータの補正を行う
補正回路と、上記入力データＡが２ⁿで表される値の場
合には上記補正回路が送出するデータに基づき、上記入
力データＡが２ⁿ以外で表される値の場合には上記１出
力検出回路が送出するデータに基づき、結果データＢに
ついて、上記１出力検出回路にて１のデータが出現した
桁より下位側の各桁の値を決定する演算回路と、を備え
たことを特徴とする。

【０００４】

【作用】本逆数生成回路装置における第１ブロックを構
成する０出力検出回路には、入力データＡが供給され、
入力データＡの各ビットデータ毎に論理演算を行うこと
で結果データＢにおいて最上位桁から連続して何桁０の
データが出現するかを検出する。本逆数生成回路装置に
おける第２ブロックを構成する１出力検出回路には、上
記０出力検出回路の出力データ及び上記入力データＡが
供給され、１出力検出回路はこれら各データのビットデ
ータ毎に論理演算を行ない、結果データＢにおいて最も
上位側に１が出現する桁を検出する。本逆数生成回路装
置における第３ブロックを構成する補正回路では、上記
入力データＡが２ⁿにて表わされる場合、結果データＢ
が１を超えないように上記１出力検出回路が送出するデ
ータを補正する。本逆数生成回路装置における第４ブロ
ックを構成する演算回路には、上記入力データＡが２ⁿ
にて表わされる場合は上記補正回路の出力データが供給
され、上記入力データＡが２ⁿ以外にて表わされる場合
は上記補正回路では補正されずに上記１出力検出回路の
出力データがそのまま供給され、これらの供給データと
入力データＡのビットデータとの論理演算により、結果
データＢにおいて１のデータが出現した桁より下位側の
各桁の値を決定する。このように、上記各構成部分は、
実際に除算を行うのではなく、又、逆数テーブルを設け
るのでもないことより、高速に逆数生成を実行し、かつ
小規模な逆数生成回路を構成するように作用する。

【０００５】

【実施例】例えば(a４ a３ a２ a１ a０)の５ビットか
らなる入力データＡにおいて、a４は最上位ビットデー
タを示しa０は最下位ビットデータを示すものとし、一
方、求める該入力データＡの逆数であり(b０ b１ b２ b
３ b４)の５ビットからなる結果データＢ(＝１/Ａ)にお
いてb０は最上位ビットデータを示しb４は最下位ビット
データを示すものとする。これらデータＡ、Ｂを以下の
ように２進数表現する。

【０００６】 Ａ＝２⁴・a４＋２³・a３＋２²・a２＋２¹・a１＋２⁰・a０ Ｂ＝２⁰・b０＋２^-1・b１＋２^-2・b２＋２^-3・b３＋２^-4・b４

【０００７】データＢはデータＡの逆数、即ち１÷Ａ＝
Ｂであるから以下の式が成り立つ。 １÷(２⁴・a４＋２³・a３＋２²・a２＋２¹・a１＋２⁰・a０) ＝２⁰・b０＋２^-1・b１＋２^-2・b２＋２^-3・b３＋２^-4・b４ …式ア

【０００８】上記式アは以下に示す式イに示すように変
形される。 １＝ ２⁴ ( a４・b０) ＋２³ ( a４・b１＋a３・b０) ＋２² ( a４・b２＋a３・b１＋a２・b０) ＋２¹ ( a４・b３＋a３・b２＋a２・b１＋a１・b０) ＋２⁰ (a４・b４＋a３・b３＋a２・b２＋a１・b１＋a０・b０) ＋２^-1(a３・b４＋a２・b３＋a１・b２＋a０・b１ ) ＋２^-2(a２・b４＋a１・b３＋a０・b２ ) ＋２^-3(a１・b４＋a０・b３ ) ＋２^-4(a０・b４ ) …式イ

【０００９】データＡは整数であるから１/Ａであるデ
ータＢはＢ≦１となる。したがって上記式イの２⁴ない
し２¹に関する項は０でなければならず、２^-1ないし２
^-4に関する項を加算したものが最大１でなければならな
い。即ち、 １＝２⁰ (a４・b４＋a３・b３＋a２・b２＋a１・b１＋a０・b０) ＋２^-1(a３・b４＋a２・b３＋a１・b２＋a０・b１) ＋２^-2(a２・b４＋a１・b３＋a０・b２) ＋２^-3(a１・b４＋a０・b３) ＋２^-4(a０・b４) …式ウ a４・b０＝０ …式エ a４・b１＋a３・b０＝０ …式オ a４・b２＋a３・b１＋a２・b０＝０ …式カ a４・b３＋a３・b２＋a２・b１＋a１・b０＝０ …式キ

【００１０】上記式ウないしキに基づいて入力データＡ
の逆数であるデータＢを求める逆数生成回路装置の構成
の一実施例を図１及び図２を参照し以下に説明する。
尚、本逆数生成回路装置は図１及び図２に示す第１ブロ
ックないし第４ブロックから構成されるもので、図１に
示す第３ブロックの出力部“サ"ないし“ソ"は図２に示
す第４ブロックの入力部分に示す“サ"ないし“ソ"に接
続されている。第１ブロックを構成する回路１００に
は、入力データＡの最上位ビットデータであるa４から
下位２桁目のビットデータであるa１のデータが供給さ
れ、上記回路１００は、これらのデータa４ないしa１に
基づき、結果データＢについて最上位側から続けて何ビ
ット０のデータが現れるかを検出する動作を行う。回路
構成は、電源８０、インバータ１、及びＮＯＲ回路２な
いし４からなり、最上位ビットデータa４はインバータ
１、ＮＯＲ回路２ないし４に供給され、ビットデータa
３はＮＯＲ回路２ないし４に供給され、ビットデータa
２はＮＯＲ回路３及び４に供給され、ビットデータa１
はＮＯＲ回路４に供給される。

【００１１】第２ブロックを構成する回路２００には、
上記第１ブロックの出力データ及び上記ビットデータａ
４ないしａ０が供給され、上記回路２００は結果データ
Ｂが１/Ａより大きくならないような範囲でデータＢの
最も上位のビットに１のデータを出現させる動作を行
う。上記回路２００は以下に示すように構成される。電
源８０の出力線９０には５つのＡＮＤ回路５ないし９の
一入力側が並列に接続され、これらＡＮＤ回路５ないし
９の他の入力側にはそれぞれ対応して入力データＡのビ
ットデータa４ないしa０が供給される。ＡＮＤ回路６な
いし９の出力側はＯＲ回路１０を介してＡＮＤ回路１１
の一入力側に接続され、最上位ビットデータa４が供給
されるＡＮＤ回路５の出力側は直接ＡＮＤ回路１１の他
の入力側に接続される。

【００１２】又、ＰチャネルＭＯＳ(以下ＰＭＯＳと記
す)トランジスタ１２を構成するソース−ドレインがノ
ード９０と１９０に直列に接続され、さらに該ＰＭＯＳ
トランジスタ１２のドレイン側のノード１９０には、ソ
ースが接地されたＮチャネルＭＯＳ(以下ＮＭＯＳと記
す)トランジスタ１３のドレインが接続される。これら
のＭＯＳトランジスタ１２及び１３のゲートには上記Ａ
ＮＤ回路１１の出力側が接続される。よってＡＮＤ回路
１１からハイ(Ｈ)レベルの信号が送出された場合には第
２ブロックのノード１９０の出力部“カ"における信号
レベルは、ＰＭＯＳトランジスタ１２がオフ状態、ＮＭ
ＯＳトランジスタ１３がオン状態となるのでロー(Ｌ)レ
ベルとなり、一方、ＡＮＤ回路１１からＬレベルの信号
が送出された場合には、ＰＭＯＳトランジスタ１２がオ
ン状態、ＮＭＯＳトランジスタ１３がオフ状態となるの
で、上記出力部“カ"における信号レベルはＨレベルと
なる。

【００１３】第１ブロックに設けられるインバータ１か
らのノード９１には、４つのＡＮＤ回路１４ないし１７
の一入力側が並列に接続され、これらＡＮＤ回路１４な
いし１７の他の入力側にはそれぞれ対応して上記ビット
データa３ないしa０が供給される。ＡＮＤ回路１５ない
し１７の出力側はＯＲ回路１８を介してＡＮＤ回路１９
の一入力側に接続され、ビットデータa３が供給される
ＡＮＤ回路１４の出力側はＡＮＤ回路１９の他の入力側
及び第３ブロックに設けられ後述するＡＮＤ回路３５の
一入力側に接続される。ＡＮＤ回路１９の出力側は、上
述したＡＮＤ回路１１の場合と同様に、ノード９１と１
９１とに直列接続されるＰＭＯＳトランジスタ２０及び
該ＰＭＯＳトランジスタ２０のドレイン側にドレインが
接続されるＮＭＯＳトランジスタ２１のそれぞれのゲー
トに接続される。よって、ノード１９１における第２ブ
ロックの出力部“キ"の信号レベルは、上述した場合と
同様に、ＡＮＤ回路１９の出力信号レベルがＨレベルで
あればＬレベルであり、ＡＮＤ回路１９の出力信号レベ
ルがＬレベルであればインバータ１の出力部“イ"にお
ける信号レベルが現れる。

【００１４】第１ブロックに設けられるＮＯＲ回路２か
らのノード９２には、３つのＡＮＤ回路２２ないし２４
の一入力側が並列に接続され、これらＡＮＤ回路２２な
いし２４の他の入力側にはそれぞれ対応して上記ビット
データa２ないしa０が供給される。ＡＮＤ回路２３及び
２４の出力側はＯＲ回路２５を介してＡＮＤ回路２６の
一入力側に接続され、ビットデータa２が供給されるＡ
ＮＤ回路２２の出力側はＡＮＤ回路２６の他の入力側及
び第３ブロックに設けられ後述するＡＮＤ回路３６の一
入力側に接続される。ノード１９２には、上述した回路
構成と同様に、ＰＭＯＳトランジスタ２７及びＮＭＯＳ
トランジスタ２８が設けられ、それぞれのゲートにＡＮ
Ｄ回路２６の出力側が接続される。よって、出力線９２
における第２ブロックの出力部“ク"の信号レベルは、
上述した場合と同様に、ＡＮＤ回路２６の出力信号レベ
ルがＨレベルであればＬレベルであり、ＡＮＤ回路２６
の出力信号レベルがＬレベルであればＮＯＲ回路２の出
力部“ウ"における信号レベルが現れる。

【００１５】第１ブロックに設けられるＮＯＲ回路３か
らのノード９３には、２つのＡＮＤ回路２９及び３０の
一入力側が並列に接続され、これらＡＮＤ回路２９及び
３０の他の入力側にはそれぞれ対応して上記ビットデー
タa１及びa０が供給される。ＡＮＤ回路２９及び３０の
出力側はＡＮＤ回路３１の入力側に接続される。又、Ａ
ＮＤ回路２９の出力側は第３ブロックに設けられ後述す
るＡＮＤ回路３７の一入力側にも接続される。ノード１
９３には、上述した回路構成と同様に、ＰＭＯＳトラン
ジスタ３２及びＮＭＯＳトランジスタ３３が設けられ、
それぞれのゲートにＡＮＤ回路３１の出力側が接続され
る。よって、ノード１９３における第２ブロックの出力
部“ケ"の信号レベルは、上述した場合と同様に、ＡＮ
Ｄ回路３１の出力信号レベルがＨレベルであればＬレベ
ルであり、ＡＮＤ回路３１の出力信号レベルがＬレベル
であればＮＯＲ回路３の出力部“エ"における信号レベ
ルが現れる。

【００１６】第１ブロックに設けられるＮＯＲ回路４か
らのノード９４には、ＡＮＤ回路３４の一入力側が並列
に接続され、ＡＮＤ回路３４の他の入力側には上記ビッ
トデータa０が供給される。ＡＮＤ回路３４の出力側は
第３ブロックに設けられ後述するＡＮＤ回路３８の一入
力側にも接続される。

【００１７】第３ブロックを構成する回路３００は、上
記第２ブロックの出力データを入力とし、上記入力デー
タＡが例えば00001、00010等のように２ⁿ(nは整数)で表
されるデータである場合に、上記第２ブロックの出力デ
ータを補正する動作を行う。上記回路３００は以下のよ
うに構成される。上記ＮＭＯＳトランジスタ１３のドレ
インの接続箇所からのノード１９０には、ＰＭＯＳトラ
ンジスタ４０が直列接続され、該ＰＭＯＳトランジスタ
４０のドレイン側のノード２９０には、ソースが接地さ
れたＮＭＯＳトランジスタ４１のドレインが接続され
る。これらのＭＯＳトランジスタ４０,４１のゲートに
はＯＲ回路３９の出力側が接続される。

【００１８】ＯＲ回路３９の入力側には、上述したＮＭ
ＯＳトランジスタ２１のドレイン接続部からのノード１
９１に一入力側が接続されるＡＮＤ回路３５の出力側、
同様にＮＭＯＳトランジスタ２８のドレイン接続部から
のノード１９２に一入力側が接続されるＡＮＤ回路３６
の出力側、同様にＮＭＯＳトランジスタ３３のドレイン
接続部からのノード１９３に一入力側が接続されるＡＮ
Ｄ回路３７の出力側、及び出力線９４に一入力側が接続
されるＡＮＤ回路３８の出力側がそれぞれ接続される。
よって、第３ブロックにおけるノード２９０の出力部
“サ"における信号レベルは、ＯＲ回路３９の出力信号
レベルがＨレベルであればＬレベルであり、ＯＲ回路３
９の出力信号レベルがＬレベルであれば第２ブロックの
出力部“カ"における信号レベルとなる。

【００１９】ノード１９１において、ＡＮＤ回路３５の
接続点には上述した各ＰＭＯＳ、ＮＭＯＳトランジスタ
と同様に、ＰＭＯＳトランジスタ４３及びＰＭＯＳトラ
ンジスタ４３のドレイン出力であるノード２９１にＮＭ
ＯＳトランジスタ４４が設けられ、各トランジスタ４３
及び４４のゲートにはＯＲ回路４２の出力側が接続され
る。ＯＲ回路４２の入力側には上記ＡＮＤ回路３６、３
７、３８の各出力側が接続される。よって、第３ブロッ
クにおけるノード２９１の出力部“シ"における信号レ
ベルは、ＯＲ回路４２の出力信号レベルがＨレベルであ
ればＬレベルであり、ＯＲ回路４２の出力信号レベルが
Ｌレベルであれば第２ブロックの出力部“キ"における
信号レベルとなる。

【００２０】ノード１９２、２９２においても上述した
ノード１９１、２９１と同様に、ＰＭＯＳトランジスタ
４６及びＮＭＯＳトランジスタ４７が接続され、各トラ
ンジスタ４３及び４４のゲートにはＯＲ回路４５の出力
側が接続される。ＯＲ回路４５の入力側にはＡＮＤ回路
３７、３８の各出力側が接続される。よって、第３ブロ
ックにおけるノード２９２の出力部“ス"の信号レベル
は、ＯＲ回路４５の出力信号レベルがＨレベルであれば
Ｌレベルであり、ＯＲ回路４５の出力信号レベルがＬレ
ベルであれば第２ブロックの出力部“ク"における信号
レベルとなる。

【００２１】ノード１９３、２９３においても同様に、
ＰＭＯＳトランジスタ４８及びＮＭＯＳトランジスタ４
９が接続され、各トランジスタ４８及び４９のゲートに
はＡＮＤ回路３８の出力側が接続される。よって、第３
ブロックにおけるノード２９３の出力部“セ"の信号レ
ベルは、ＡＮＤ回路３８の出力信号レベルがＨレベルで
あればＬレベルであり、ＡＮＤ回路３８の出力信号レベ
ルがＬレベルであれば第２ブロックの出力部“ケ"にお
ける信号レベルとなる。出力線９４には上述したＡＮＤ
回路３８が並列に接続されるのみでＭＯＳトランジスタ
は接続されず、第２ブロックにおける信号レベルがその
まま第３ブロックの出力部“ソ"に表れる。

【００２２】第４ブロックを構成する回路４００は、上
記第３ブロックの出力データを入力とし、上記第２ブロ
ックより送出されたデータが第３ブロックにて補正する
必要がない場合、第２ブロックにて１のデータとなった
桁より下位桁の値を順次求める動作を行う。上記回路４
００は以下のように構成される。上記ノード２９０に
は、ＡＮＤ回路６２ないし６４がそれぞれ並列に接続さ
れ、ノード２９０と３９０とにはＰＭＯＳトランジスタ
７１のソース−ドレインが直列に接続され、ＰＭＯＳト
ランジスタ７１のドレイン側のノード３９０にはＮＭＯ
Ｓトランジスタ７２のドレインが接続される。

【００２３】上記ＡＮＤ回路６２ないし６４にはビット
データa３ないしa１がそれぞれ供給され、各ＡＮＤ回路
６２ないし６４はノード２９０の信号レベルと上記ビッ
トデータとの論理演算を行う。ＡＮＤ回路６２の出力側
はＮＡＮＤ回路６６に、ＡＮＤ回路６３の出力側はＮＡ
ＮＤ回路６８に、ＡＮＤ回路６４の出力側はＮＡＮＤ回
路６９にそれぞれ接続される。ＮＡＮＤ回路６６,６８,
６９の出力側はＮＡＮＤ回路７０に接続され、ＮＡＮＤ
回路７０の出力側は上記ＰＭＯＳトランジスタ７１及び
ＮＭＯＳトランジスタ７２のゲートにそれぞれ接続され
る。よって、第４ブロックにおけるノード３９０の出力
部“チ"の信号レベル、即ちこれは結果データＢにおけ
るビットデータb４となる、はＮＡＮＤ回路７０の出力
信号がＨレベルであれば０であり、ＮＡＮＤ回路７０の
出力信号がＬレベルであれば第３ブロックの出力部
“サ"における信号レベルとなる。

【００２４】上記ノード２９１には、ＡＮＤ回路５２、
５３の一入力端子がそれぞれ接続され、ＡＮＤ回路５３
からのノード２９１にはＰＭＯＳトランジスタ５７のソ
ースが、又ノード３９１にはドレインが直列に接続さ
れ、ＰＭＯＳトランジスタ５７のドレイン側の出力線９
１にはＮＭＯＳトランジスタ５８のドレインが接続され
る。上記ＡＮＤ回路５２、５３にはビットデータa２、a
１がそれぞれ供給され、各ＡＮＤ回路５２,５３はノー
ド２９１の信号レベルと上記ビットデータとの論理演算
を行う。ＡＮＤ回路５２の出力側はＮＡＮＤ回路５４
に、ＡＮＤ回路５３の出力側はＮＡＮＤ回路５５にそれ
ぞれ接続され、ＮＡＮＤ回路５４,５５の出力側はＮＡ
ＮＤ回路５６に接続され、ＮＡＮＤ回路５６の出力側は
ＰＭＯＳトランジスタ５７及びＮＭＯＳトランジスタ５
８の各ゲートに接続される。よって、第４ブロックにお
けるノード３９１の出力信号レベル、これは結果データ
のビットデータb３となる、はＮＡＮＤ回路５６の出力
信号レベルがＨレベルであれば０となり、ＮＡＮＤ回路
５６の出力信号レベルがＬレベルであれば第３ブロック
におけるノード２９１の出力部“シ"の信号レベルとな
る。

【００２５】さらにＮＭＯＳトランジスタ５８からのノ
ード３９１には、ＡＮＤ回路５９ないし６１の一入力端
子がそれぞれ接続され、ＡＮＤ回路５９ないし６１には
ビットデータa２ないしa０がそれぞれ対応して供給され
る。ＡＮＤ回路５９の出力側は、ＯＲ回路６５を介して
上記ＮＡＮＤ回路６６に接続され、ＡＮＤ回路６０の出
力側はＯＲ回路６７を介して上記ＮＡＮＤ回路６８に接
続され、ＡＮＤ回路６１の出力側はＮＡＮＤ回路６９に
接続される。

【００２６】ノード２９２には、ビットデータa１が供
給されるＡＮＤ回路５０、ビットデータa０が供給され
るＡＮＤ回路５１の一入力端子がそれぞれ接続され、Ａ
ＮＤ回路５０の出力側は上記ＮＡＮＤ回路５４及びＯＲ
回路６５に接続され、ＡＮＤ回路５１の出力側は上記Ｎ
ＡＮＤ回路５５及びＯＲ回路６７に接続される。ノード
２９３及び９４については第４ブロックでは接続される
構成部分はない。よって、結果データのビットデータb
２は、第３ブロックの出力部“ス"におけるノード２９
２の信号レベルであり、ビットデータb１は、第３ブロ
ックの出力部“セ"におけるノード２９３の信号レベル
であり、ビットデータb０は第１ブロックにおけるＮＯ
Ｒ回路４の出力信号レベルである。

【００２７】以上のように構成される逆数生成回路装置
の動作について、例えば、入力データＡが００１１０の
場合について以下に説明する。第１ブロックの動作につ
いて、考え方を以下に示す。上述した式エから式キより
考えると、an＝１であるときには乗数bm＝０となる。
今、ビットデータa４が０、a３が０、a２が１、a１が１
であるから、式カ、キよりb０、b１が０となる。具体的
に第１ブロックに示される回路１００における動作を説
明すると、ビットデータa４が０であるから出力部“イ"
における信号レベルは１であり、又、ビットデータa３
が０、a２が１、a１が１であることよりＮＯＲ回路２な
いし４の論理演算により、出力部“ウ"の信号レベルは
１、出力部“エ"の信号レベルは０、出力部“オ"の信号
レベルは０となる。よって、第１ブロックにて結果デー
タにおける最上位ビットb０の値は“０"と決定される。

【００２８】第２ブロックの動作について、考え方を以
下に示す。入力データＡの各ビットデータ及び上述した
ようにビットデータb０及びb１は０を式ウに代入する。 １＝２⁰ (０・b４＋０・b３＋１・b２＋１・０＋０・０) ＋２^-1(１・b４＋１・b３＋１・b２＋０・０) ＋２^-2(１・b４＋１・b３＋０・b２) ＋２^-3(１・b４＋０・b３) ＋２^-4(０・b４) 代入後の式ウにおける２⁰の項及び２^-Lの項に存在する
１・bm、即ち２⁰の項における１・b２、２^-1の項におけ
る１・b２に着目すると、bm＝１とすると結果データＢ
が１より大きくなるので、bmは０となる。即ち、b２＝
０となる。具体的に上述した回路２００の動作にて説明
すると、ノード９０の信号レベルは１であり、入力デー
タＡの各ビットデータから、ＡＮＤ回路５の出力信号レ
ベルは０、ＡＮＤ回路６の出力信号レベルは０、ＡＮＤ
回路７の出力信号レベルは１、ＡＮＤ回路８の出力信号
レベルは１、ＡＮＤ回路９の出力信号レベルは０となる
ことより、ＡＮＤ回路１１の出力信号レベルは０とな
り、ＰＭＯＳトランジスタ１２がオン状態となりノード
１９０の第２ブロック出力部“カ"の信号レベルは１と
なる。

【００２９】ノード９１では、ＡＮＤ回路１４の出力信
号レベルは０、ＡＮＤ回路１５の出力信号レベルは１、
ＡＮＤ回路１６の出力信号レベルは１、ＡＮＤ回路１７
の出力信号レベルは０となることより、ＡＮＤ回路１９
の出力信号レベルは０となり、ＰＭＯＳトランジスタ２
０がオン状態となりノード１９１の第２ブロック出力部
“キ"の信号レベルは１となる。ノード９２では、ＡＮ
Ｄ回路２２の出力信号レベルは１、ＡＮＤ回路２３の出
力信号レベルは１、ＡＮＤ回路２４の出力信号レベルは
０となることより、ＡＮＤ回路２６の出力信号レベルは
１となり、ＮＭＯＳトランジスタ２８がオン状態となり
ノード１９２の第２ブロック出力部“ク"の信号レベル
は０となる。ノード９３では、ＡＮＤ回路２９の出力信
号レベルは０、ＡＮＤ回路３０の出力信号レベルは０と
なることより、ＡＮＤ回路３１の出力信号レベルは０と
なり、ＰＭＯＳトランジスタ３２がオン状態となりノー
ド１９３の第２ブロック出力部“ケ"の信号レベルは０
となる。又、ＡＮＤ回路３４の出力信号レベルは０とな
る。

【００３０】第３ブロックは、上述したように入力デー
タが２^α(αは整数)で表される値の場合に第２ブロック
の出力データを補正するものであり、今入力データＡ
(００１１０)は２^αで表わされる値ではないので、後述
する入力データにおいて説明する。尚、上述した回路に
おける動作では、ＡＮＤ回路３８の出力信号レベルが０
であることよりＰＭＯＳトランジスタ４８がオン状態と
なり、ノード２９３の第３ブロックにおける出力部
“セ"の信号レベルは０であり、又、ＡＮＤ回路３７の
出力信号レベルが０であることよりＯＲ回路４５の出力
信号レベルは０となり、ＰＭＯＳトランジスタ４６がオ
ン状態となり、ノード２９２の第３ブロックにおける出
力部“ス"の信号レベルは０である。したがって、結果
データＢのビットデータb１及びb２は０となる。さら
に、ＯＲ回路４２の出力信号レベルは０であることよ
り、ＰＭＯＳトランジスタ４３がオン状態となりノード
２９１における第３ブロックの出力部“シ"の信号レベ
ルは１となり、ＯＲ回路３９の出力信号レベルが０であ
ることより、ＰＭＯＳトランジスタ４０がオン状態とな
りノード２９０における第３ブロックの出力部“サ"の
信号レベルは１となる。

【００３１】第４ブロックにおける動作について、考え
方を以下に説明する。入力データＡの値及び第３ブロッ
クまでにて得られたビットデータb０ないしb２がともに
０であることを上記式ウに代入する。 １＝２⁰ (０・b４＋０・b３＋１・０＋１・０＋０・０) ＋２^-1(０・b４＋１・b３＋１・０＋０・０) ＋２^-2(１・b４＋１・b３＋０・０) ＋２^-3(１・b４＋０・b３) ＋２^-4(０・b４)

【００３２】ここで、２⁰の項が０・bmであり、２^-L乗
の項で１・bmが存在する（この条件を以下第１の条件と
呼ぶ）上位側のbm、ここではｂ３は“１"となる。次に
下位側のbm'、ここではｂ４については上記第１の条件
を満足し、かつ２^-βの項について上位側に１・bm (bm
＝１)の存在しない場合（この条件を以下第２の条件と
呼ぶ）には下位側のbm'は“１"となる。即ち、b３につ
いては上記の初めの条件にてb３＝１と決まる。又、次
のb４については第２の条件よりb４＝０と決まる。上記
第２の条件について説明すると、b４以外のビットデー
タは既に決まっているので、 １＝２⁰ (０・b４＋０・１＋１・０＋１・０＋０・０) ＋２^-1(０・b４＋１・１＋１・０＋０・０) ＋２^-2(１・b４＋１・１＋０・０) ＋２^-3(１・b４＋０・１) ＋２^-4(０・b４) ＝２^-1・１＋２^-2(b４＋１)＋２^-3・b４ となる。ここで、b４を１とすると、結果は１.１２５と
なり１を越えてしまう。このようなことが起こらないよ
うに上記第２の条件がある。又、結果データとして必要
とするビット長が増えた場合には、この第２の条件を繰
り返して上位側より順次結果を求めていく。

【００３３】具体的に第４ブロックにおける回路４００
の動作を説明する。上述したように第３ブロックにおけ
るノード２９２の出力部“ス"の信号レベルが０、ノー
ド２９１の出力部“シ"の信号レベルが１、ノード２９
０の出力部“サ"の信号レベルが１であることより、Ａ
ＮＤ回路５０及び５１の出力信号レベルが０、ＡＮＤ回
路５２及び５３の出力信号レベルが１となり、ＮＡＮＤ
回路５４及び５５の出力信号レベルが１となりＮＡＮＤ
回路５６の出力信号レベルが０となる。よってＰＭＯＳ
トランジスタ５７がオン状態となりノード３９１の部分
“タ"における信号レベルは１となる。

【００３４】又、ＡＮＤ回路５９及び６０の出力信号レ
ベルが１、ＡＮＤ回路６１の出力信号レベルが０、ＡＮ
Ｄ回路６２の出力信号レベルが０、ＡＮＤ回路６３及び
６４の出力信号レベルが１であることより、ＮＡＮＤ回
路６６の出力信号レベルは１、ＮＡＮＤ回路６８の出力
信号レベルは０、ＮＡＮＤ回路６９の出力信号レベルは
１となり、ＮＡＮＤ回路７０の出力信号レベルは１とな
る。よってＮＭＯＳトランジスタ７２がオン状態となり
第４ブロックにおけるノード３９０の出力部“チ"の信
号レベルは０となる。したがって、結果データにおける
ビットデータb３は１、ビットデータb４は０となる。よ
って、入力データＡ＝００１１０(２進数)＝６(１０進
数)のとき、結果データＢは、０.００１０(２進数)＝
０.１２５(１０進数)と求まる。

【００３５】次に、入力データＡが２ⁿにて表される、
００１００の場合について説明する。尚、第３ブロック
以外については上述した場合と同様の動作であるので略
説する。入力データＡの各ビットデータより第１ブロッ
クにおける出力部“ア"の信号レベルは１、出力部“イ"
の信号レベルは１、出力部“ウ"の信号レベルは１、出
力部“エ"の信号レベルは０、出力部“オ"の信号レベル
は０となる。よって、結果データにおける最上位ビット
データb０は０となる。第２ブロックにおいて、出力部
“カ"の信号レベルは１、出力部“キ"の信号レベルは
１、出力部“ク"の信号レベルは１、出力部“ケ"の信号
レベルは０となる。

【００３６】第３ブロックにおける動作について、考え
方を以下に示す。を説明する。第２ブロックまでに得ら
れた結果データにおけるビットデータ及び入力データＡ
のビットデータを上記式ウに代入する。 １＝２⁰ (０・b４＋０・b３＋１・b２＋１・０＋０・０) ＋２^-1(０・b４＋１・b３＋０・b２＋０・０) ＋２^-2(１・b４＋０・b３＋０・b２) ＋２^-3(０・b４＋０・b３) ＋２^-4(０・b４) ＝２⁰・b２＋２^-1・b３＋２^-2・b４ となる。 ここで、ビットデータb２については第２ブロックにお
ける条件を満たしているのでb２の値は１となる。しか
し、b２＝１より１＝１＋２^-1・b３＋２^-2・b４となる
ので、ビットデータb３及びb４の値を０に補正する。

【００３７】具体的に回路４００における動作を説明す
る。上述した各出力部“カ"ないし“ケ"の信号レベルに
より、第３ブロックにおけるＡＮＤ回路３５の出力信号
レベルは０、ＡＮＤ回路３６の出力信号レベルは１、Ａ
ＮＤ回路３７の出力信号レベルは０、ＡＮＤ回路３８の
出力信号レベルは０より、ＯＲ回路３９の出力信号レベ
ルは１、ＯＲ回路４２の出力信号レベルは１、ＯＲ回路
４５の出力信号レベルは０となり、ＮＭＯＳトランジス
タ４１、４４がオン状態、ＰＭＯＳトランジスタ４６が
オン状態となる。よって、出力部“サ"の信号レベルは
０、出力部“シ"の信号レベルは０、出力部“ス"の信号
レベルは１、出力部“セ"の信号レベルは０となる。

【００３８】第４ブロックでは、入力データＡのビット
データa３ないしa０及び上記出力部“サ"ないし“セ"の
信号レベルより、出力部“タ"及び“チ"の信号レベルは
０となる。したがって、入力データＡ＝００１００(２
進数)＝４(１０進数)の結果データＢは０.０１００(２
進数)＝０.２５(１０進数)と求まる。

【００３９】以上の説明では入力データが５ビットの場
合について説明したが、勿論これに限るものではなく任
意のビット長にて構成可能である。又、上述したような
逆数生成回路と乗算器とを組み合わせることで、従来よ
り高速で小規模な除算器を実現することができる。又、
上述したような逆数生成回路を有することで高速かつ小
規模のデジタルシグナルプロセッサを構成することもで
きる。

【００４０】

【発明の効果】以上詳述したように本発明によれば、上
述した第１ないし第４ブロックを構成する回路は、入力
データについて実際に除算を行うのではなく、又、逆数
テーブルを設けるのでもないことより、入力データの逆
数生成を高速に実行することができ、かつ回路規模が小
さい逆数生成回路を構成することができる。

【図面の簡単な説明】

【図１】 本発明の逆数生成回路装置の構成の一実施例
を示す回路図であり、全体が４つのブロックの構成の
内、第１ブロックから第３ブロックまでを示している。

【図２】 本発明の逆数生成回路装置の構成の一実施例
を示す回路図であり、全体構成の内、第４ブロックを示
している。

【符号の説明】

１００…第１ブロック、２００…第２ブロック、３００
…第３ブロック、４００…第４ブロック。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力データＡの逆数１/Ａである結果デ
   ータＢを生成する逆数生成回路装置において、 入力データＡの構成データの最上位桁から下位方向に向
   かい最初に１のデータが存在する桁の位置情報に基づ
   き、結果データＢの最上位桁から下位方向へ０のデータ
   が何ビット連続して出現するかを検出する０出力検出回
   路と、 上記０出力検出回路から送出されたデータに基づき、上
   記結果データＢが上記逆数１/Ａの値より大きくならな
   い範囲で上記結果データＢの最も上位の桁に１のデータ
   を出現させる１出力検出回路と、 上記入力データＡが２ⁿ(nは整数)で表される値の場合、
   上記１出力検出回路から送出されるデータの補正を行う
   補正回路と、 上記入力データＡが２ⁿで表される値の場合には上記補
   正回路が送出するデータに基づき、上記入力データＡが
   ２ⁿ以外で表される値の場合には上記１出力検出回路が
   送出するデータに基づき、結果データＢについて、上記
   １出力検出回路にて１のデータが出現した桁より下位側
   の各桁の値を決定する演算回路と、を備えたことを特徴
   とする逆数生成回路装置。
2. 【請求項２】 請求項１記載の逆数生成回路装置と乗算
   器とを備えたことを特徴とする除算器。
3. 【請求項３】 請求項１記載の逆数生成回路装置を有す
   ることを特徴とするデジタルシグナルプロセッサ。