JPH05113939A - データ転送装置および方法 - Google Patents
データ転送装置および方法Info
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- JPH05113939A JPH05113939A JP3158280A JP15828091A JPH05113939A JP H05113939 A JPH05113939 A JP H05113939A JP 3158280 A JP3158280 A JP 3158280A JP 15828091 A JP15828091 A JP 15828091A JP H05113939 A JPH05113939 A JP H05113939A
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Abstract
(57)【要約】
【目的】中央処理装置（ＣＰＵ）から入出力（Ｉ／Ｏ）
ユニットに対してデータ転送を行なう方式に関し、どの
ような種類のＩ／Ｏユニットに対しても同じ方法でＣＰ
ＵのＯＳでのリトライ処理を行なうことができるデータ
転送装置および方法を提供することを目的とする。 【構成】ＣＰＵユニット１からバス２を経てＩ／Ｏユニ
ット３にデータを転送するデータ転送回路において、Ｉ
／Ｏユニット３に、第１のレジスタ４を設けてバス２に
接続し、複数の第２のレジスタ５を設けて、第１のレジ
スタ４に接続する。そして、ＣＰＵユニット１から送ら
れたデータを一旦第１のレジスタ４に保持してデータチ
ェックを行い、エラーがないときはデータをそのままい
ずれかの第２のレジスタ５に送ってデータ転送を終了す
るとともに、エラーがあったときはデータを第２のレジ
スタ５に送らないようにすることで構成する。
ユニットに対してデータ転送を行なう方式に関し、どの
ような種類のＩ／Ｏユニットに対しても同じ方法でＣＰ
ＵのＯＳでのリトライ処理を行なうことができるデータ
転送装置および方法を提供することを目的とする。 【構成】ＣＰＵユニット１からバス２を経てＩ／Ｏユニ
ット３にデータを転送するデータ転送回路において、Ｉ
／Ｏユニット３に、第１のレジスタ４を設けてバス２に
接続し、複数の第２のレジスタ５を設けて、第１のレジ
スタ４に接続する。そして、ＣＰＵユニット１から送ら
れたデータを一旦第１のレジスタ４に保持してデータチ
ェックを行い、エラーがないときはデータをそのままい
ずれかの第２のレジスタ５に送ってデータ転送を終了す
るとともに、エラーがあったときはデータを第２のレジ
スタ５に送らないようにすることで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置（ＣＰ
Ｕ）から入出力（Ｉ／Ｏ）ユニットに対してデータ転送
を行なう方式に関し、特にデータ転送のエラー発生時に
おいて、エラーデータの転送を防止したデータ転送装置
および方法に関するものである。
Ｕ）から入出力（Ｉ／Ｏ）ユニットに対してデータ転送
を行なう方式に関し、特にデータ転送のエラー発生時に
おいて、エラーデータの転送を防止したデータ転送装置
および方法に関するものである。
【０００２】制御コンピュータシステムにおいては、高
信頼化の要求に伴って、誤制御を生じることなく運転を
行なう技術が求められている。
信頼化の要求に伴って、誤制御を生じることなく運転を
行なう技術が求められている。
【０００３】このような制御コンピュータシステム等に
おいては、ＣＰＵからＩ／Ｏユニットにおける複数のレ
ジスタに対してデータ転送を行なう機会が多い。
おいては、ＣＰＵからＩ／Ｏユニットにおける複数のレ
ジスタに対してデータ転送を行なう機会が多い。
【０００４】そこで、ＣＰＵからＩ／Ｏユニットに対し
てデータ転送を行なう際に、どのような種類のＩ／Ｏユ
ニットを実装したデータ転送回路に対しても、同じ方法
でリトライ処理を行なって、レジスタに対するデータの
書き込み保護を行なえるようにすることが要望される。
てデータ転送を行なう際に、どのような種類のＩ／Ｏユ
ニットを実装したデータ転送回路に対しても、同じ方法
でリトライ処理を行なって、レジスタに対するデータの
書き込み保護を行なえるようにすることが要望される。
【０００５】
【従来の技術】図５は、従来のデータ転送回路を示した
ものであって、１１はＣＰＵユニット、１２はデータを
転送するデータバス、１３はＩ／Ｏユニットである。Ｉ
／Ｏユニット１３において、１４1 〜１４4 はそれぞれ
レジスタである。
ものであって、１１はＣＰＵユニット、１２はデータを
転送するデータバス、１３はＩ／Ｏユニットである。Ｉ
／Ｏユニット１３において、１４1 〜１４4 はそれぞれ
レジスタである。
【０００６】図５において、Ｉ／Ｏユニット１３は出力
回路として動作し、ＣＰＵユニット１１からデータバス
１２を経て転送されたデータは、レジスタ１４1 〜１４
4 によって直接受信され保持されるようになっている。
回路として動作し、ＣＰＵユニット１１からデータバス
１２を経て転送されたデータは、レジスタ１４1 〜１４
4 によって直接受信され保持されるようになっている。
【０００７】図６は、図５のデータ転送回路におけるデ
ータエラーがないときのライトバスサイクルを示したも
のである。
ータエラーがないときのライトバスサイクルを示したも
のである。
【０００８】いま、ＣＰＵユニット１１からデータバス
１２を経てＩ／Ｏユニット１３へデータＮの転送を開始
する（）と、その後、Ｉ／Ｏライト信号が“Ｌ”にな
って（）、アドレスで指定されたレジスタにデータが
書き込まれ始める。書き込みが終了すると、Ｉ／Ｏユニ
ット１３はレディ信号を“Ｌ”にする（）。これと同
時に、バスパリティ検定等によってデータにおけるエラ
ーの有無をチェックする。データエラーがない場合は、
ＣＰＵユニット１１に対してエラーを通知するＮＭＩ
（Non Maskable Interrupt）信号が“Ｌ”のままであ
る。ＣＰＵユニット１１はレディ信号が“Ｌ”になった
ことを検知して、Ｉ／Ｏライト信号を“Ｈ”に戻す
（）。これをＩ／Ｏユニット１３が検知すると、レデ
ィ信号を“Ｈ”に戻して（）、データ転送を終了す
る。
１２を経てＩ／Ｏユニット１３へデータＮの転送を開始
する（）と、その後、Ｉ／Ｏライト信号が“Ｌ”にな
って（）、アドレスで指定されたレジスタにデータが
書き込まれ始める。書き込みが終了すると、Ｉ／Ｏユニ
ット１３はレディ信号を“Ｌ”にする（）。これと同
時に、バスパリティ検定等によってデータにおけるエラ
ーの有無をチェックする。データエラーがない場合は、
ＣＰＵユニット１１に対してエラーを通知するＮＭＩ
（Non Maskable Interrupt）信号が“Ｌ”のままであ
る。ＣＰＵユニット１１はレディ信号が“Ｌ”になった
ことを検知して、Ｉ／Ｏライト信号を“Ｈ”に戻す
（）。これをＩ／Ｏユニット１３が検知すると、レデ
ィ信号を“Ｈ”に戻して（）、データ転送を終了す
る。
【０００９】図７は、図５のデータ転送回路におけるデ
ータエラーがあるときのライトバスサイクルを示したも
のである。
ータエラーがあるときのライトバスサイクルを示したも
のである。
【００１０】図６の場合と同様に、書き込み終了時、デ
ータにおけるエラーの有無をチェックして、エラーがあ
ったときはＮＭＩ信号を“Ｈ”にして（）、ＣＰＵユ
ニット１１に対してエラーがあったことを通知する。そ
の後は、エラーがないときと同様に、ＣＰＵユニット１
１はレディ信号が“Ｌ”になったことを検知して、Ｉ／
Ｏライト信号を“Ｈ”に戻し（）、これをＩ／Ｏユニ
ット１３が検知すると、レディ信号を“Ｈ”に戻して
（）、データ転送を終了する。
ータにおけるエラーの有無をチェックして、エラーがあ
ったときはＮＭＩ信号を“Ｈ”にして（）、ＣＰＵユ
ニット１１に対してエラーがあったことを通知する。そ
の後は、エラーがないときと同様に、ＣＰＵユニット１
１はレディ信号が“Ｌ”になったことを検知して、Ｉ／
Ｏライト信号を“Ｈ”に戻し（）、これをＩ／Ｏユニ
ット１３が検知すると、レディ信号を“Ｈ”に戻して
（）、データ転送を終了する。
【００１１】
【発明が解決しようとする課題】従来のデータ転送方式
においては、データチェックでエラーを検出しても、そ
のときには、データは既にレジスタに書き込まれている
ため、ＣＰＵユニット１１は、オペレーティングシステ
ム（以下ＯＳと略す）でのリトライ処理を行なって、再
度、データの書き込みからやりなおさなければならな
い。
においては、データチェックでエラーを検出しても、そ
のときには、データは既にレジスタに書き込まれている
ため、ＣＰＵユニット１１は、オペレーティングシステ
ム（以下ＯＳと略す）でのリトライ処理を行なって、再
度、データの書き込みからやりなおさなければならな
い。
【００１２】しかしながら、Ｉ／Ｏユニットの構成は、
図５に示されたような単純なものだけではなく、これと
異なる構成を有するものもある。
図５に示されたような単純なものだけではなく、これと
異なる構成を有するものもある。
【００１３】図８は、従来の他のＩ／Ｏユニットの構成
を示したものであって、１５はＩ／Ｏユニット、１６1
〜１６4 はレジスタである。図８に示されたＩ／Ｏユニ
ットにおいては、レジスタ１６1 のみがデータバス１２
と接続され、レジスタ１６2 〜１６4 はレジスタ１６1
から内部バスを経て接続されるようになっている。
を示したものであって、１５はＩ／Ｏユニット、１６1
〜１６4 はレジスタである。図８に示されたＩ／Ｏユニ
ットにおいては、レジスタ１６1 のみがデータバス１２
と接続され、レジスタ１６2 〜１６4 はレジスタ１６1
から内部バスを経て接続されるようになっている。
【００１４】図９は、図８のＩ／Ｏユニットにおける内
部アドレスの発生を説明するものであって、（ａ）はセ
レクタを示し、（ｂ）はアドレスの配分を示したもので
ある。
部アドレスの発生を説明するものであって、（ａ）はセ
レクタを示し、（ｂ）はアドレスの配分を示したもので
ある。
【００１５】図５に示されたＩ／Ｏユニットでは、ＣＰ
Ｕユニットからのデータを直接各レジスタに送るため、
アドレス線が２本必要である。一方、図８に示されたＩ
／Ｏユニットでは、レジスタ１６1 で一旦データを受
け、図９（ａ）に示されたデータＤ15〜Ｄ0 のうちの２
ビットＤ1,Ｄ0 をセレクタとして、（ｂ）に示すように
他のレジスタ１６2 〜１６4 のアドレスを指定して、デ
ータを転送するように構成されている。従ってこの場合
は、ＣＰＵユニットからＩ／Ｏユニットにデータを転送
する際のアドレス線が１本で済むようになっている。
Ｕユニットからのデータを直接各レジスタに送るため、
アドレス線が２本必要である。一方、図８に示されたＩ
／Ｏユニットでは、レジスタ１６1 で一旦データを受
け、図９（ａ）に示されたデータＤ15〜Ｄ0 のうちの２
ビットＤ1,Ｄ0 をセレクタとして、（ｂ）に示すように
他のレジスタ１６2 〜１６4 のアドレスを指定して、デ
ータを転送するように構成されている。従ってこの場合
は、ＣＰＵユニットからＩ／Ｏユニットにデータを転送
する際のアドレス線が１本で済むようになっている。
【００１６】図８に示されたようなＩ／Ｏユニットが他
の種類のＩ／Ｏユニットと混合してデータ転送回路に実
装されている場合には、ＣＰＵユニットのＯＳは、デー
タ転送回路におけるどのＩ／ＯユニットのＩＣがどのよ
うなレジスタ構成になっているかを、予め知っていなけ
れば、リトライ処理を行なうことができない。しかしな
がら、データ転送回路には，通常、多数のＩ／Ｏユニッ
トのＩＣが実装されるため、異なる構成のＩ／Ｏユニッ
トがあっても、区別して制御することは困難であり、こ
のような場合、事実上、ＯＳでのリトライ処理は不可能
であるという問題があった。
の種類のＩ／Ｏユニットと混合してデータ転送回路に実
装されている場合には、ＣＰＵユニットのＯＳは、デー
タ転送回路におけるどのＩ／ＯユニットのＩＣがどのよ
うなレジスタ構成になっているかを、予め知っていなけ
れば、リトライ処理を行なうことができない。しかしな
がら、データ転送回路には，通常、多数のＩ／Ｏユニッ
トのＩＣが実装されるため、異なる構成のＩ／Ｏユニッ
トがあっても、区別して制御することは困難であり、こ
のような場合、事実上、ＯＳでのリトライ処理は不可能
であるという問題があった。
【００１７】本発明は、このような従来技術の課題を解
決しようとするものであって、ＣＰＵユニットからＩ／
Ｏユニットにデータを転送するデータ転送回路におい
て、どのような種類のＩ／Ｏユニットに対しても同じ方
法でリトライ処理を行なうことができるデータ転送装置
および方法を提供することを目的としている。
決しようとするものであって、ＣＰＵユニットからＩ／
Ｏユニットにデータを転送するデータ転送回路におい
て、どのような種類のＩ／Ｏユニットに対しても同じ方
法でリトライ処理を行なうことができるデータ転送装置
および方法を提供することを目的としている。
【００１８】
【課題を解決するための手段】本発明のデータ転送装置
は、ＣＰＵユニットからバスを経てＩ／Ｏユニットにデ
ータを転送するデータ転送回路において、Ｉ／Ｏユニッ
トに、バスに接続された第１のレジスタと、第１のレジ
スタに接続された複数の第２のレジスタとを設け、ＣＰ
Ｕユニットから送られたデータを一旦第１のレジスタに
保持してデータチェックを行い、エラーがないときはこ
のデータをそのままいずれかの第２のレジスタに送って
データ転送を終了するとともに、エラーがあったときは
このデータを第２のレジスタに送らないようにすること
を特徴とするものである。
は、ＣＰＵユニットからバスを経てＩ／Ｏユニットにデ
ータを転送するデータ転送回路において、Ｉ／Ｏユニッ
トに、バスに接続された第１のレジスタと、第１のレジ
スタに接続された複数の第２のレジスタとを設け、ＣＰ
Ｕユニットから送られたデータを一旦第１のレジスタに
保持してデータチェックを行い、エラーがないときはこ
のデータをそのままいずれかの第２のレジスタに送って
データ転送を終了するとともに、エラーがあったときは
このデータを第２のレジスタに送らないようにすること
を特徴とするものである。
【００１９】本発明のデータ転送方法は、ＣＰＵユニッ
トからバスを経てＩ／Ｏユニットにデータを転送するデ
ータ転送回路において、ＣＰＵユニットから送られたデ
ータをバスを経て第１のレジスタに一旦保持してデータ
チェックを行い、エラーがないときはこのデータをその
ままいずれかの第２のレジスタに送ってデータ転送を終
了するとともに、エラーがあったときはこのデータを第
２のレジスタに送らずに、ＣＰＵユニットのＯＳによっ
てリトライ処理を行ない再度第１のレジスタへのデータ
書き込みを試みることを特徴とするものである。
トからバスを経てＩ／Ｏユニットにデータを転送するデ
ータ転送回路において、ＣＰＵユニットから送られたデ
ータをバスを経て第１のレジスタに一旦保持してデータ
チェックを行い、エラーがないときはこのデータをその
ままいずれかの第２のレジスタに送ってデータ転送を終
了するとともに、エラーがあったときはこのデータを第
２のレジスタに送らずに、ＣＰＵユニットのＯＳによっ
てリトライ処理を行ない再度第１のレジスタへのデータ
書き込みを試みることを特徴とするものである。
【００２０】
【作用】図１は、本発明の原理的構成を示したものであ
る。データ転送回路においては、ＣＰＵユニット１から
バス２を経てＩ／Ｏユニット３にデータを転送する。本
発明のデータ転送装置はこの場合に、Ｉ／Ｏユニット３
に、第１のレジスタを設けてバス２に接続し、複数の第
２のレジスタ５を設けて、第１のレジスタ４に接続す
る。そして、ＣＰＵユニット１から送られたデータを一
旦、第１のレジスタ４に保持してデータチェックを行
い、エラーがないときは、このデータをそのままいずれ
かの第２のレジスタ５に送ってデータ転送を終了する。
一方、エラーがあったときは、このデータを第２のレジ
スタ５に送らないようにする。従って本発明によれば、
エラー発生時、どのような種類のＩ／Ｏユニットに対し
ても同じ方法でリトライ処理を行なうことができる。
る。データ転送回路においては、ＣＰＵユニット１から
バス２を経てＩ／Ｏユニット３にデータを転送する。本
発明のデータ転送装置はこの場合に、Ｉ／Ｏユニット３
に、第１のレジスタを設けてバス２に接続し、複数の第
２のレジスタ５を設けて、第１のレジスタ４に接続す
る。そして、ＣＰＵユニット１から送られたデータを一
旦、第１のレジスタ４に保持してデータチェックを行
い、エラーがないときは、このデータをそのままいずれ
かの第２のレジスタ５に送ってデータ転送を終了する。
一方、エラーがあったときは、このデータを第２のレジ
スタ５に送らないようにする。従って本発明によれば、
エラー発生時、どのような種類のＩ／Ｏユニットに対し
ても同じ方法でリトライ処理を行なうことができる。
【００２１】また本発明のデータ転送方法は、上述のデ
ータ転送回路において、ＣＰＵユニット１から送られた
データをバス２を経て第１のレジスタ４に一旦保持して
データチェックを行い、エラーがないときはこのデータ
をそのままいずれかの第２のレジスタ５に送ってデータ
転送を終了する。また、エラーがあったときはこのデー
タを第２のレジスタ５に送ることなく、ＣＰＵユニット
１のＯＳでリトライ処理を行ない再度第１のレジスタ４
へのデータ書き込みを試みるようにするので、エラー発
生時、どのような種類のＩ／Ｏユニットに対しても同じ
方法でリトライ処理を行なうことができる。
ータ転送回路において、ＣＰＵユニット１から送られた
データをバス２を経て第１のレジスタ４に一旦保持して
データチェックを行い、エラーがないときはこのデータ
をそのままいずれかの第２のレジスタ５に送ってデータ
転送を終了する。また、エラーがあったときはこのデー
タを第２のレジスタ５に送ることなく、ＣＰＵユニット
１のＯＳでリトライ処理を行ない再度第１のレジスタ４
へのデータ書き込みを試みるようにするので、エラー発
生時、どのような種類のＩ／Ｏユニットに対しても同じ
方法でリトライ処理を行なうことができる。
【００２２】
【実施例】図２は、本発明の一実施例の構成を示したも
のであって、図５におけると同じものを同じ番号で示
し、２１はＩ／Ｏユニットである。Ｉ／Ｏユニット２１
において、２２は第１のレジスタ、２３1 〜２３4 は第
２のレジスタである。
のであって、図５におけると同じものを同じ番号で示
し、２１はＩ／Ｏユニットである。Ｉ／Ｏユニット２１
において、２２は第１のレジスタ、２３1 〜２３4 は第
２のレジスタである。
【００２３】図２に示されたデータ転送回路において、
Ｉ／Ｏユニット２１は出力回路として動作し、ＣＰＵユ
ニット１１からバス１２を経て転送されたデータは、第
１のレジスタ２２で一旦保持されてデータチェックを行
なわれたのち、第２のレジスタ２３1 〜２３4 のいずれ
かに転送されるようになっている。
Ｉ／Ｏユニット２１は出力回路として動作し、ＣＰＵユ
ニット１１からバス１２を経て転送されたデータは、第
１のレジスタ２２で一旦保持されてデータチェックを行
なわれたのち、第２のレジスタ２３1 〜２３4 のいずれ
かに転送されるようになっている。
【００２４】図３は、図２のデータ転送回路におけるデ
ータエラーがないときのライトバスサイクルを示したも
のである。
ータエラーがないときのライトバスサイクルを示したも
のである。
【００２５】いま、ＣＰＵユニット１１からデータバス
１２を経てＩ／Ｏユニット２１へデータＮの転送を開始
する（）と、その後、Ｉ／Ｏライト信号が“Ｌ”にな
って（）、第１のレジスタ２２にデータが書き込まれ
始める。書き込みが終了すると、Ｉ／Ｏユニット２１は
レディ信号を“Ｌ”にする（）。これと同時に、バス
パリティ検定等によってデータにおけるエラーの有無を
チェックする。データエラーがない場合は、ＣＰＵユニ
ット１１に対してエラーを通知するＮＭＩ信号が“Ｌ”
のままである。このときは、第１のレジスタ２２のデー
タを、アドレスで指定されたいずれかの第２のレジスタ
に転送する（）。ＣＰＵユニット１１はレディ信号が
“Ｌ”になったことを検知して、Ｉ／Ｏライト信号を
“Ｈ”に戻す（）。これをＩ／Ｏユニット２１が検知
すると、レディ信号を“Ｈ”に戻して（）、データ転
送を終了する。
１２を経てＩ／Ｏユニット２１へデータＮの転送を開始
する（）と、その後、Ｉ／Ｏライト信号が“Ｌ”にな
って（）、第１のレジスタ２２にデータが書き込まれ
始める。書き込みが終了すると、Ｉ／Ｏユニット２１は
レディ信号を“Ｌ”にする（）。これと同時に、バス
パリティ検定等によってデータにおけるエラーの有無を
チェックする。データエラーがない場合は、ＣＰＵユニ
ット１１に対してエラーを通知するＮＭＩ信号が“Ｌ”
のままである。このときは、第１のレジスタ２２のデー
タを、アドレスで指定されたいずれかの第２のレジスタ
に転送する（）。ＣＰＵユニット１１はレディ信号が
“Ｌ”になったことを検知して、Ｉ／Ｏライト信号を
“Ｈ”に戻す（）。これをＩ／Ｏユニット２１が検知
すると、レディ信号を“Ｈ”に戻して（）、データ転
送を終了する。
【００２６】図４は、図２のデータ転送回路におけるデ
ータエラーがあるときのライトバスサイクルを示したも
のである。
ータエラーがあるときのライトバスサイクルを示したも
のである。
【００２７】図３の場合と同様に、書き込み終了時、デ
ータにおけるエラーの有無をチェックして、エラーがあ
ったときはＮＭＩ信号を“Ｈ”にして（）、ＣＰＵユ
ニット１１に対してエラーがあったことを通知する。こ
のときは、第１のレジスタ２２のデータを、第２のレジ
スタに転送しない（）。その後は、エラーがないとき
と同様に、ＣＰＵユニット１１はレディ信号が“Ｌ”に
なったことを検知して、Ｉ／Ｏライト信号を“Ｈ”に戻
し（）、これをＩ／Ｏユニット２１が検知すると、レ
ディ信号を“Ｈ”に戻す（）。この後、ＣＰＵユニッ
ト１１のＯＳでのリトライ処理が行なわれ、再度、第１
のレジスタ２２へのデータ書き込みが試みられる。
ータにおけるエラーの有無をチェックして、エラーがあ
ったときはＮＭＩ信号を“Ｈ”にして（）、ＣＰＵユ
ニット１１に対してエラーがあったことを通知する。こ
のときは、第１のレジスタ２２のデータを、第２のレジ
スタに転送しない（）。その後は、エラーがないとき
と同様に、ＣＰＵユニット１１はレディ信号が“Ｌ”に
なったことを検知して、Ｉ／Ｏライト信号を“Ｈ”に戻
し（）、これをＩ／Ｏユニット２１が検知すると、レ
ディ信号を“Ｈ”に戻す（）。この後、ＣＰＵユニッ
ト１１のＯＳでのリトライ処理が行なわれ、再度、第１
のレジスタ２２へのデータ書き込みが試みられる。
【００２８】このように本発明のデータ転送装置および
方法では、一旦データを第１のレジスタに保持してエラ
ーチェックを行ない、エラーがあった場合は、データを
第２のレジスタに転送することなく、ＯＳでのリトライ
処理を行なってから第２のレジスタに転送するので、第
２のレジスタの構成がどのようなものであっても、同一
の方法でＯＳによるリトライ処理を行なうことができ
る。
方法では、一旦データを第１のレジスタに保持してエラ
ーチェックを行ない、エラーがあった場合は、データを
第２のレジスタに転送することなく、ＯＳでのリトライ
処理を行なってから第２のレジスタに転送するので、第
２のレジスタの構成がどのようなものであっても、同一
の方法でＯＳによるリトライ処理を行なうことができ
る。
【００２９】図２の実施例では、Ｉ／Ｏユニット２１を
出力回路としたが、Ｉ／Ｏユニットが多数ある場合は、
他のユニットを出力回路としてもよい。また、ＣＰＵユ
ニット１１へのエラー通知をＮＭＩ信号によって行なう
ようにしたが、ＣＰＵユニット１１のレディ信号の時間
監視による方法でもよい。この場合は、データチェック
でエラーを発見した際に、レディ信号をＣＰＵユニット
１１に返さないようにし、ＣＰＵユニット１１側でレデ
ィ信号が一定時間以内に返ってこないことでエラー発生
とみなすことによって、エラー通知を行なう。
出力回路としたが、Ｉ／Ｏユニットが多数ある場合は、
他のユニットを出力回路としてもよい。また、ＣＰＵユ
ニット１１へのエラー通知をＮＭＩ信号によって行なう
ようにしたが、ＣＰＵユニット１１のレディ信号の時間
監視による方法でもよい。この場合は、データチェック
でエラーを発見した際に、レディ信号をＣＰＵユニット
１１に返さないようにし、ＣＰＵユニット１１側でレデ
ィ信号が一定時間以内に返ってこないことでエラー発生
とみなすことによって、エラー通知を行なう。
【００３０】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵユニットからＩ／Ｏユニットにデータを転送するデ
ータ転送回路において、エラー発生時、どのような構成
を有するＩ／Ｏユニットのレジスタに対しても、同じ方
法でリトライ処理を行なうことが可能となり、制御コン
ピュータの信頼性を向上することができる。
ＰＵユニットからＩ／Ｏユニットにデータを転送するデ
ータ転送回路において、エラー発生時、どのような構成
を有するＩ／Ｏユニットのレジスタに対しても、同じ方
法でリトライ処理を行なうことが可能となり、制御コン
ピュータの信頼性を向上することができる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】図２のデータ転送回路におけるデータエラーが
ないときのライトバスサイクルを示す図である。
ないときのライトバスサイクルを示す図である。
【図４】図２のデータ転送回路におけるデータエラーが
あるときのライトバスサイクルを示す図である。
あるときのライトバスサイクルを示す図である。
【図５】従来のデータ転送回路を示す図である。
【図６】図５のデータ転送回路におけるデータエラーが
ないときのライトバスサイクルを示す図である。
ないときのライトバスサイクルを示す図である。
【図７】図５のデータ転送回路におけるデータエラーが
あるときのライトバスサイクルを示す図である。
あるときのライトバスサイクルを示す図である。
【図８】従来の他のＩ／Ｏユニットの構成を示す図であ
る。
る。
【図９】図８のＩ／Ｏユニットにおける内部アドレスの
発生を説明する図であって、（ａ）はセレクタを示し、
（ｂ）はアドレスの配分を示す。
発生を説明する図であって、（ａ）はセレクタを示し、
（ｂ）はアドレスの配分を示す。
１ ＣＰＵユニット ２ バス ３ Ｉ／Ｏユニット ４ 第１のレジスタ ５ 第２のレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神田 真 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 ＣＰＵユニット（１）からバス（２）を
経てＩ／Ｏユニット（３）にデータを転送するデータ転
送回路において、該Ｉ／Ｏユニット（３）に、バス
（２）に接続された第１のレジスタ（４）と、該第１の
レジスタ（４）に接続された複数の第２のレジスタ
（５）とを設け、ＣＰＵユニット（１）から送られたデ
ータを一旦前記第１のレジスタ（４）に保持してデータ
チェックを行い、エラーがないときは該データをそのま
まいずれかの第２のレジスタ（５）に送ってデータ転送
を終了するとともに、エラーがあったときは該データを
第２のレジスタ（５）に送らないようにすることを特徴
とするデータ転送装置。 - 【請求項２】 ＣＰＵユニット（１）からバス（２）を
経てＩ／Ｏユニット（３）にデータを転送するデータ転
送回路において、ＣＰＵユニット（１）から送られたデ
ータをバス（２）を経て第１のレジスタ（４）に一旦保
持してデータチェックを行い、エラーがないときは該デ
ータをそのままいずれかの第２のレジスタ（５）に送っ
てデータ転送を終了するとともに、エラーがあったとき
は該データを第２のレジスタ（５）に送らずに、ＣＰＵ
ユニット（１）のＯＳによってリトライ処理を行ない再
度第１のレジスタ（４）へのデータ書き込みを試みるこ
とを特徴とするデータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158280A JPH05113939A (ja) | 1991-06-28 | 1991-06-28 | データ転送装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158280A JPH05113939A (ja) | 1991-06-28 | 1991-06-28 | データ転送装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05113939A true JPH05113939A (ja) | 1993-05-07 |
Family
ID=15668153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158280A Pending JPH05113939A (ja) | 1991-06-28 | 1991-06-28 | データ転送装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05113939A (ja) |
-
1991
- 1991-06-28 JP JP3158280A patent/JPH05113939A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021001 |