JPH0511447B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は受信機の雑音除去装置に関する。本発
明の雑音除去装置は、受信機において生じる例え
ば車両ノイズ，都市雑音，あるいは周波数変調形
（FM）ステレオ受信機のマルチパス歪などの雑
音を除去するために用いられる。 〔従来の技術〕 受信機において生ずる雑音としては、例えば
FMステレオ受信機におけるマルチパス歪などが
ある。マルチパス歪は一般に電波の直接波と山や
ビルなどで反射された反射波とが干渉して生じる
ものであり、この歪は復調信号に重畳されて現
れ、音質を劣化させる。 従来、このようなマルチパス歪などの雑音に対
する対策としては、これらの雑音が高域周波数成
分を多く含むので、雑音発生時には第２０図に示
されるように受信機出力の高域周波数特性を下
げ、それにより雑音を聴感上聞こえにくくしてい
る。なお第２０図において、縦座標は出力レベ
ル、横座標は周波数を表し、実線は雑音がないと
きの周波数特性、破線は雑音があるときの周波数
特性である。 〔発明が解決しようとする問題点〕 例えば車載用FM受信機において車両走行中に
生じるマルチパス歪は、その連続時間が数百ms
程度の長さとなるが、この連続時間をさらに詳細
に観測すると、数ms程度の持続時間の短い突発
的な一連の雑音が繰り返して発生しているような
形となつている。従来の方法でこのマルチパス歪
を除去する場合、その連続時間の全体に渡り受信
機の高域性を落としているので、受信機出力音の
音質が低下する。 したがつて本発明の目的は、復調信号に重畳さ
れる比較的に短時間（例えば数ms以内）の突発
的な一連の雑音を除去することのできる受信機の
雑音除去装置を提供することにある。 （問題点を解決するための手段） 上述の問題点を解決するために、本発明の一つ
の形態における受信機の雑音除去装置は、雑音を
除去する受信機の雑音除去装置であつて、復調信
号に重畳される雑音の発生を検出する雑音検出回
路と、前記復調信号が入力され、入力信号を所定
時間遅延して出力する経路と、該復調信号をレベ
ル調整して出力する経路とを有し、これら両経路
の出力を加算して出力する処理回路と、該処理回
路の前段に設けられ、前記雑音検出回路により雑
音が検出されている期間中、前記処理回路への復
調信号の入力量を制限するゲート回路とを備えて
いる。 また本発明の形態における受信機の雑音除去装
置は、雑音を除去する受信機の雑音除去装置であ
つて、復調信号に重畳される雑音の発生を検出す
る雑音検出回路と、前記復調信号の高周波数成分
が通過される第１の経路に挿入され、入力信号を
所定時間遅延して出力する経路と、前記復調信号
をレベル調整して出力する経路とを有し、これら
両経路の出力を加算して出力する処理回路と、前
記復調信号の低域周波数成分が通過される第２の
経路に挿入され、過去の出力信号から次の信号値
を予測する予測回路と、前記処理回路の出力信号
と前記予測回路の出力信号とを合成して出力する
合成回路と、前記処理回路および前記予測回路の
前段にそれぞれ設けられ、前記雑音検出回路によ
り雑音が検出されている期間中、前記処理回路お
よび前記予測回路への復調信号の入力量を制限す
るゲート回路群と、前記雑音検出回路により雑音
が検出されている期間中、前記予測回路の出力信
号を所定量、前記予測回路の入力側へ帰還する帰
還経路とを備えている。 さらに本発明の他の形態における受信機の雑音
除去装置は、ステレオ受信機の雑音を除去する受
信機の雑音除去装置であつて、復調信号に重畳さ
れる雑音の発生を検出する雑音検出回路と、復調
された右チヤンネル信号および左チヤンネル信号
を加算した加算信号が入力され、入力信号を所定
時間遅延し出力する経路と、前記加算信号をレベ
ル調整して出力する経路とを有し、これら両経路
の出力を加算して出力する処理回路と、該処理回
路の前段に設けられ、前記雑音検出回路により雑
音が検出されている期間中、前記処理回路への前
記加算信号の入力量を制限するゲート回路と、前
記雑音回路により雑音が検出されている期間中、
前記処理回路からの出力信号をステレオ受信機の
モノラル出力信号として選択する選択回路とを備
えている。 本発明のまたさらに他の形態における受信機の
雑音除去装置は、ステレオ受信機の雑音を除去す
る受信機の雑音除去装置であつて、復調信号に重
畳される雑音の発生を検出する雑音検出回路と、
復調された右チヤンネル信号および左チヤンネル
信号を加算した加算信号の高域周波数成分が通過
される第１の経路に挿入され、入力信号を所定時
間遅延して出力する経路と、前記復調信号をレベ
ル調整して出力する経路とを有しこれら両経路の
出力を加算して出力する処理回路と、前記復調信
号の低域周波数成分が通過される第２の経路に挿
入され、過去の出力信号から次の信号値を予測す
る予測回路と、前記処理回路の出力信号と前記予
測回路の出力回路の出力信号とを合成して出力す
る合成回路と、前記処理回路および前記予測回路
の前段にそれぞれ設けられ、前記雑音検出回路に
より雑音が検出されるている期間中、前記処理回
路及び前記予測回路への復調信号の入力量で制限
するゲート回路群と、前記雑音検出回路により雑
音が検出されている期間中、前記予測回路の出力
信号を所定量、前記予測回路の入力側へ帰還する
帰還経路と、前記雑音検出回路により一連の雑音
が検出されている期間に渡り、前記合成回路から
の出力信号をステレオ受信機のモノラル出力信号
として選択する選択回路とを備えている。 〔作 用〕 本発明の一つの形態における受信機の雑音除去
装置では、雑音検出回路で雑音検出された時間中
は、処理回路への復調信号の入力が制限されて復
調信号に重畳された雑音部分が取り除かれるとと
もに、その取り除いた部分を処理回路によつて補
い、それにより雑音成分を低減している。 本発明の他の形態における雑音除去装置では、
復調信号を高域周波数成分と低域周波数成分とに
分離し、雑音発生中は前者を処理回路で、後者を
予測回路で雑音除去処理している。 本発明のさらに他の形態における雑音除去装置
では、FMステレオ受信機において、雑音発生中
はモノラル信号に対して処理回路により、あるい
は処理回路および予測回路により雑音除去処理を
行う。 〔実施例〕 本発明の一つの形態における一実施例としての
受信機の雑音除去装置が第１図を参照して以下に
説明される。第１図装置はFMステレオ受信機に
本発明を適用した例であり、雑音としてはマルチ
パス歪が発生されるものとして説明を行う。 第１図において、アンテナATで受信された電
波はFMチユーナ１に導かれる。FMチユーナ１
は同調回路、IF増幅器、第２検波段を含み構成
され、コンポジツト信号を出力する。このコンポ
ジツト信号はマルチプレクサ２および雑音検出回
路３に入力される。マルチプレクサ２はコンポジ
ツト信号を右チヤネル信号と左チヤネル信号に分
離して出力する回路であり、右チヤネル信号と左
チヤネル信号はそれぞれ右チヤネル用処理回路４
(r)と左チヤネル用処理回路４(l)とに導かれる。 右チヤネル用処理回路４(r)ｒにおいては、入力
された信号は掛算器（マルチプライヤ）４１を経
て図中に２点鎖線で示される処理４０（以下、こ
の回路を残音付加回路と称する）の掛算器４２お
よび掛算器４３に導かれる。掛算器４２の出力は
加算器４５，遅延回路４６，加算器４７を介して
右チヤネル信号として出力される。掛算器４３の
出力は加算器４７に導かれる。また遅延回路４６
の出力は掛算器４４を介して加算器４５に導かれ
る。 掛算器４１は雑音検出回路３からの雑音検出信
号Ｓ(d)によりオン，オフされるスイツチであり、
前記処理回路４０への復調信号の入力量を制限す
るゲート回路として働くものであり、その係数は
検出信号Ｓ(d)があるとき１であり、ないときは０
である。掛算器４２，掛算器４３，加算器４４は
それぞれＫ(2)，Ｋ(3)，Ｋ(4)の係数を有し、これら
係数の値は例えば Ｋ(2)＝0.41 Ｋ(3)＝−0.38 ｋ(4)＝0.8 に選ばれる。遅延回路４６の遅延時間τは例えば
6msecに選ばれる。 残音付加回路４０はシユレーダーの系と呼ばれ
る系の係数を変形したものである。この残音付加
回路４０の伝達関数Ｈ(z)を、Ｚ変換を用いて表現
すると、 Ｈ(z)＝Ｃ(b)＋Ｃ(c)Z^-1／１−Ｇ(a)Z^-1 と表される。ここで、Ｇ(a)は１より小の正の数、
Ｃ(b)は負の数，Ｇ(c)は正の数に選ばれる。さら
に、 Ｇ(b)／Ｇ(c)＝−Ｇ(a)／ｋ の関係があり、ここでｋは１より大の正の数であ
る。そして前述の各係数との関係は、 Ｇ(a)＝Ｋ(4) Ｇ(b)＝Ｋ(3) Ｇ(c)＝Ｋ(2)−Ｋ(3)・Ｋ(4) となる。 残音付加回路４０(1)は残音付加回路４０(r)と全
く同じ構成であるため、以下においては残音付加
回路４０(r)についてのみ説明を行う。 雑音検出回路３は第２図に示される回路構成を
有する。第２図において、FMチユーナ１からの
コンポジツト信号は、しや断周波数が100kHzの
高域フイルタ３１で高域雑音成分が抽出され、該
雑音成分は可変利得増幅器３２を介して検波器３
３に導かれる。検波器３３の検波出力は一方が積
分器３４を介して差動増幅器３５の一方の入力端
に導かれるとともに、他方が積分器３６を介して
比較器３７の一方の入力端に導かれる。 積分器３４および積分器３６は、それぞれ抵抗
器およびコンデンサからなる低域フイルタで構成
されており、積分器３４の時定数τ(1)は数msec、
積分器３６の時定数τ(2)は0.1msec位に選定され
る。差動増幅器３５の他方の入力端には基準電圧
Ｖ(r)が導かれており、差動増幅器３５は積分出力
電圧Ｖ(p)と基準電圧Ｖ(r)との差分値をとつて出力
する。差分出力は可変利得増幅器３２の制御入力
端に導かれる。可変利得得増幅器３２はその積分
出力電圧Ｖ(p)が基準電圧Ｖ(r)よりも大きければそ
の利得得を下げ、反対に小さければ利得得を上げ
るように制御される。 比較器３７の他方の入力端には、基準電圧Ｖ(r)
＋Ｖ(x)が導かれる。Ｖ(x)はＶ(r)よりもわずかに大
きい値に選ばれる。比較器３７の出力は雑音検出
信号Ｓ(d)として雑音処理回路４(r)，４(l)に導され
るとともに、単安定マルチバイブレータ３８に導
かれる。単安定マルチバイブレータ３８は検出信
号Ｓ(d)が連続的に出力されたときにその連続期間
に渡り持続される雑音検出信号Ｓ(t)を出力するた
めのものである。 第１図の装置の動作が以下に説明される。 まず始めに雑音検出回路３の動作を第３図を参
照して説明する。第３図は第２図の各部信号波形
図である。ａはマルチパス歪が重畳された入力波
形、ｂは比較器３７の出力波形、ｃは単安定マル
チバイブレータ３８の出力波形である。 FMチユーナ１から出力されるコンポジツト信
号に第３図ａに示されるようなマルチパス歪が重
畳されているものとする。このマルチパス歪の周
波数成分は高域成分であるため、高域フイルタ３
１で該歪成分が分離されて可変利得増幅器３２に
導かれる。可変利得増幅器３２の出力は検波器３
３で包絡線検波されて積分器３４および３６にそ
れぞれ入力される。 積分器３４は検波出力を時間積分して平滑化
し、その積分出力Ｖ(p)を差動増幅器３５に出力す
る。差動増幅器３５は積分出力Ｖ(p)を基準電圧Ｖ
(r)と比較し、その差分値を可変利得増幅器３２に
制御入力として送出する。これにより可変利得増
幅器３２は高域フイルタ３１からの雑音成分が大
き過ぎる場合にはその利得を下げ、小さ過ぎる場
合には利得を上げて、その増幅出力が時間平均的
にほぼ一定となるように自動利得制御をする。 検波器３４の検波出力はさらに積分器３６を介
して比較器３７に入力され、基準電圧Ｖ(r)＋Ｖ(x)
と比較される。雑音成分の振幅が時間的にほぼ一
定であるような場合、検波器３３の出力電圧は自
動利得制御作用によりほぼＶ(r)に等しいと考えら
れるから、比較器３７はその基準値がＶ(x)だけ高
いため、検波信号Ｓ(d)を出力しない。一方、第３
図ａのような大振幅の短時間のマルチパス歪部分
では検波器３３の検波出力はＶ(r)＋Ｖ(x)を越える
から、同図ｂに示されるように雑音検出信号Ｓ(d)
が出力される。 この検出信号Ｓ(d)はまた単安定マルチバイブレ
ータ３８にも入力される。単安定マルチバイブレ
ータ３８は或る一定の時間以内にトリガを受ける
と、出力を送出し続けるので、マルチパス歪が発
生している時には第３図ｃに示されるようにほぼ
その全期間に渡る時間幅の雑音検出信号Ｓ(t)を送
出する。 第１図における処理回路４の詳細な動作が第４
図を参照して以下に説明される。第４図は第１図
の処理回路４の各部信号波形図であり、ａはゲー
ト回路である掛算器４１への入力波形図、ｂは掛
算器４１の出力波形図、ｃは予測回路４０の出力
波形図、ｄは雑音検出回路３の検出信号Ｓ(d)であ
る。 マルチプレクサ２の出力信号に第４図ａに示す
ようなマルチパス歪雑音が現れると、その雑音部
分が雑音検出回路３によつて検出され、検出信号
Ｓ(d)が出力される。この検出信号Ｓ(d)により、掛
算器４１はオン，オフされて第４図ｂに示される
ように、掛算器４１の出力は雑音発生部分が数
msec間隔で取り除かれた波形となる。 この取り除かれた波形部分は、残音付加回路４
０によつて該雑音発生部分の直前の波形に基づい
て補われる。すなわち残音付加回路４０では雑音
発生時中は雑音成分の入力が禁止されるととも
に、遅延回路４６と掛算器４４の帰還ループ中を
雑音成分のない信号が循環しつつ減衰されて加算
器４７を介して出力される。したがつて残音付加
回路４０の出力波形としては、第４図ｃに示され
るように、雑音成分の除去された元の信号波形に
近いものが得られる。 この残音付加回路４０の周波数特性について述
べる。残音付加回路が単に第５図に示されるよう
な遅延回路と掛算器の帰還ループのみからなる場
合、その周波数特性は第６図に示されるように大
きく波打つ形の特性となる。この場合、音が長く
消えず残音感はあるが、不自然な音となる。 一方、予測回路を完全なシユレーダーの系にす
ると、周波数特性は第７図に破線で示れるように
平坦なものになる。なお、完全シユレーダーの系
では、各掛算器４２，４３，４４の係数Ｋ(2)〜Ｋ
(4)はそれぞれ、 Ｋ(2)＝0.36 Ｋ(3)＝−0.8 Ｋ(4)＝0.8 となり、 Ｋ(3)＝−Ｋ(4) Ｋ(2)＝１−Ｋ(4)² の関係にある。この完全シユレーダーの系によれ
ば音の不自然感はなくなるが、雑音除去部分での
音のつながり感が不足し、音切れ気味となる。 これに対して本発明の残音付加回路によれば、
その周波数性は第７図に実線で示されるような特
性となり、この場合には、音のつながりが良く残
音感と自然さとが両立した聴きやすい音がられ
る。 なお、残音付加回路４０の出力波形は第８図に
示されるように、雑音を補つた部分での大きさが
やや小さくなる。これを補償する目的のために、
第９図に示されるように、残音付加回路４０の後
段に掛算器４８を設けてその係数Ｋ(5)を雑音検出
のないときには１とし、雑音検出時には1.5とす
ることにより、残音付加した部分の波形を増幅し
て元の波形に一層近づけることも可能である。 以上に述べべた第１図装置は、マルチパス歪等
の雑音発生時間Ｔ(d)が入力信号の周期Ｔ(i)に比べ
て大きい場合、すなわち入力信号周波数が比較的
に高い場合に特に有効である。聴感試験において
も、第１図の残音付加回路回路はＴ(d)＞Ｔ(I)とな
る高周波数の入力信号に対して有効であることが
確認されている。したがつて、Ｔ(d)＜Ｔ(i)となる
低周波数の入力信号に対しても何らかの対策を施
すことが望ましい。 この目的を達成するための、本発明の他の形態
における一実施例としての受信機の雑音除去装置
が第１０図に示される。第１０図は第１図と同様
に本発明装置をFM受信機に適用した例であり、
FMチユーナ１，マルチプレクサ２，雑音検出回
路３の構成は第１図のものと同じである。相違点
として処理回路５(r)および５(l)の構成が異なる。 処理回路５(r)において、入力された信号は二分
岐されて一方は低域フイルタ５１を介して予測回
路６に導かれ、他方は高域フイルタ５２とゲート
回路として係数Ｋ(l)の掛算器４１とを介して残音
付加回路４０に導かれる。予測回路６と残音付加
回路４０の各出力信号はそれぞれ加算器５３に導
かれて加算され、該加算器５３から右チヤネル信
号として出力される。低域フイルタ５１と高域フ
イルタ５２のクロスオーパ周波数は例えば約2k
Hzに選ばれる。残音付加回路４０の構成は、第１
１図に示されるように第１図のものと同じである
ため詳細な説明は省略する。 予測回路６は、第１２図に示される構成を有す
る。予測回路６において、低域フイルタ５１の出
力はゲート回路として係数Ｋ(6)の掛算器６１を介
して加算器６３の入力端に導かれる。加算器６３
の出力は低域フイルタ６４に導かれる。該低域フ
イルタ６４の出力は加算器５３に導かれるととも
に、係数Ｋ(7)の掛算器６２を介して加算器６３の
他方の入力端に導かれる。本実施例では、Ｋ(6)と
Ｋ(7)の和は１となるように選択される。 低域フイルタ６４はアナログ構成でもデイジタ
ル構成でもよく、例えばデイジタル構成にする場
合には、第１３図に示すように掛算器、遅延器，
加算器等で構成することが可能である。 第１０図装置の動作が以下に説明される。 マルチプレクサ２から出力された右チヤネル信
号は、処理回路５(r)の低域フイルタ５１と高域フ
イルタ５２とにより低域周波数成分と高域周波数
成分とに分離される。高域周波数成分はさらに掛
算器４１を介して残音付加回路４０に入力され
る。この残音付加回路４０における動作は第１図
装置について説明したものとほぼ同じである。 低域フイルタ５１で分離された低域周波数成分
は予測回路６に入力される。この予測回路６の動
作が第１４図を参照して以下に説明される。第１
４図は第１２図の各部の信号波形を示す図であ
り、ａは入力信号周波数400Hzのときの予測回
路６の入力側（実線）と出力側（点線）の信号波
形図、ａは入力信号周波数133Hzと333Hzが合成
されたときのそれ、ｂは雑音検出回路３の検出信
号Ｓ(d)である。 復調器２の出力信号に第５図に示すような雑音
（この場合はマルチパス歪）が重畳されると、そ
の雑音発生成分で雑音検出回路３からは第１４図
ｂに示示すような検出信号Ｓ(d)が出力される。こ
の検出信号Ｓ(d)がある時（すなわち高レベルの
時）とない時（すなわち低レベルの時）とで、掛
算器４１，６１，および６２の各係数Ｋ(1)，Ｋ
(6)，およびＫ(7)は例えば下表にように変えられ
る。

【表】 すなわち、雑音発生のないときは掛算器６２が
しや断状態となり、掛算器４１と６１が導通状態
となる。したがつて入力信号は、低域フイルタ５
１で低域周波数成分が分離された後に、該低域周
波数成分が予測回路６におけるゲート回路である
掛算器６１，加算器６３，低域フイルタ６４を経
て加算器５３に入力される。高域フイルタ５２で
分離された高域周波数成分は、掛算器４１を経て
残音付加回路４０に入力され、さらに該残音付加
回路４０を経て加算器５３に入力される。加算器
５３では予測回路６からの出力と残音付加回路４
０からの出力とが加算されて出力される。 一方、雑音が発生したときには、その雑音の発
生期間中、低域フイルタ５１側ではゲート回路で
ある掛算器６１で雑音成分を含んだ復調信号の入
力量が制限されるとともに、掛算器６２が係数
0.85で導通されて閉ループが形成され、雑音発生
前の雑音成分の少ない復調信号が該閉ループ中を
循環する。 また高域フイルタ５２側ではゲート回路である
掛算器４１の係数Ｋ(l)が0.25となつてその入力量
が制限される。残音付加回路４０の動作は、雑音
発生時の入力信号量が第１図装置の場合と異なり
完全にはゼロとならない点を除いて前述の場合と
同じである。 このようにマルチプレクサ２からの出力信号
は、低域周波数成分と高域周波数成分とに分離さ
れた後にそれぞれ予測回路６と残音付加回路４０
で別々に雑音除去処理が行われ、その後に加算器
５３で再び合成される。したがつて加算器５３か
ら得られる出力信号は低域周波数成分についても
高域周波数成分についても適切に雑音除去処理さ
れたものとなる。 なおこの第１０図装置ではＫ(6)とＫ(7)の和を１
としたが、これに限らず、その和が１以上であつ
てもよい。その場合、Ｋ(7)は１以下とすることが
よい。第１５図にはＫ(6)とＫ(7)の和が１の場合と
１以上の場合と雑音除去後の信号波形が示され
る。図中、ａは入力波形、ｂは雑音検出信号Ｓ(d)
の波形、ｃはＫ(6)＋Ｋ(7)＝１の場合の出力波形、
ｄはＫ(6)＋Ｋ(7)＞１の場合の出力波形である。こ
の図からも分かるように、Ｋ(6)＋Ｋ(7)＞１の場合
の方がより良い波形が得られる。 本発明のさらに他の形態における一実施例とし
ての受信機の雑音除去装置が第１６図を参照して
以下に説明される。この装置はFMステレオ受信
機に適用されるものであつて、一連の雑音が発生
されている期間中は受信機をモノラル状態にして
モノラル信号に対してのみ雑音除去処理を行うこ
とにより左右のチヤネルに対して１個の処理回路
で済むようにして経済化を図つたものである。 第１６図において、FMチユーナ１からのコン
ポジツト信号は雑音検出回路３およびマルチプレ
グサ２に導かれる。雑音検出回路３は第２図に示
される構成のものであり、短時間の突発的な雑音
を検出する検出信号Ｓ(d)とそれらの一連の雑音が
継続している間に渡り出力される検出信号Ｓ(t)と
を出力する。マルチプレクサ２からのＲおよびＬ
チヤネル信号は加算器７の各入力端に導かれると
ともに、スイツチ回路８に導かれる。スイツチ回
路８は雑音検出回路３の検出信号Ｓ(t)により切り
換えられる回路であり、検出信号Ｓ(t)があるとき
に図中に破線で示す側になる。 加算器７の出力は低域フイルタ５１，予測回路
６を経る経路と高域フイルタ５２，ゲート回路で
ある掛算器４１，残音付加回路４０を経る経路と
に分岐された後に加算器５３で再び加算され、そ
の加算出力はスイツチ回路８に導かれる。この残
音付加回路４０と予測回路６はそれぞれ第１１図
と第１２図に示したものと同じ構成である。 第１６図の装置の動作が以下に説明される。雑
音が生じていないときには、スイツチ回路８は図
中に実線で示す側に切り換えられており、したが
つてマトリクス回路２のＲおよびＬチヤネル信号
は該スイツチ回路８を介してそのまま出力され
る。 雑音が生じた場合、雑音検出回路３から検出信
号Ｓ(d)及びＳ(t)が出力され、検出信号Ｓ(t)の持続
時間中、スイツチ回路８が図中に破線で示す側に
切り換わり、加算器５３からの加算出力がＲおよ
びＬチヤネル信号出力として出力される。加算器
７からのＲ＋Ｌチヤネルのモノラル信号は、低域
フイルタ５１および高域フイルタ５２でそれぞれ
高域周波数成分および低域周波数成分に分離さ
れ、それぞれ予測回路６および残音付加回路４０
に入力される。予測回路６および残音付加回路４
０においては、雑音検出回路３からの検出信号Ｓ
(d)に応じて前述した雑音除去動作が行われ、それ
により雑音が低減された高域および低域周波数成
分がそれぞれ出力されて加算器５３で合成され
る。 なお、第１６図の装置では雑音除去処理回路と
して残音付加回路４０および予測回路６を用いた
が、入力信号周波数が比較的に高い周波数である
ような場合には残音付加回路４０のみとすること
も可能である。 本発明の実施にあたつては、種々の変形態様が
可能であり、以下にこれについて説明する。 まず前述の実施例における予測回路は第１２図
の構成のものに限られず、例えば第１７図に示さ
れるような巡回形デイジタル・フイルタを用いた
デイジタル信号処理回路で構成することも可能で
ある。 第１７図において、マルチプレクサ２からのチ
ヤネル信号はAD変換器９１，掛算器９２(a)を介
して加算器９３の一方の入力端を導かれる。加算
器９３の出力はDA変換器９４を介して出力され
るとともに、信号予測部９５に導かれ、該信号予
測部９５の出力は掛算器９２(b)を介して加算器９
３の他方の入力端に導かれる。掛算器９２(a)およ
び９２(b)は、その各係数Ｋ(a)，Ｋ(b)が雑音検出信
号Ｓ(d)に応じて１または０となり、それによりス
イツチ回路（ゲート回路）として働くものであ
り、検出信号Ｓ(d)がないときはＫ(a)＝１，Ｋ(b)＝
０、検出信号Ｓ(d)があるときはＫ(a)＝０，Ｋ(b)＝
１となる。 信号予測部９５のブロツク構成が第１８図に示
される。信号予測部９５は入力信号を１サンプル
時間づつ遅延させる３段接続された遅延器９５
１，９５２および９５３、各遅延器の出力端にそ
れぞれ接続された掛算器９２(c)，９２(d)および９
２(e)、各掛算器の出力を加算して掛算器９２(b)に
送出する加算器９５４を含み構成される。各掛算
器９２(c)，９２(d)，９２(e)の係数はそれぞれＫ
(c)，Ｋ(d)，Ｋ(e)である。 第１７図回路の動作を説明すると、雑音検出信
号Ｓ(d)がない場合、掛算器９２(a)が導通し、掛算
器９２(b)がしや断するので、マルチプレクサ２か
らの出力信号はAD変換器９１，掛算器９２(a)，
加算器９３，DA変換器９４を経て出力される。 一方、雑音検出信号Ｓ(d)が出力されると、その
持続時間中、掛算器９２(a)がしや断し、掛算器９
２(b)が導通する。これにより雑音発生部分では信
号予測部９５からの出力信号がDA変換器９４を
経て出力されることになる。 信号予測部９５はAD変換器９１で標本化され
た入力信号の系列を遅延器９５１，９５２，９５
３に順次に格納し、これらの信号値に掛算器９２
(c)，９２(d)，９２(e)で係数Ｋ(c)，Ｋ(d)，Ｋ(e)をそ
れぞれ掛け合わせた後に加算器９５４で加算する
ことにより、次の信号の予測値を演算し出力す
る。この予測値は掛算器９２(b)，加算器９３を経
た後にDA変換器９４に入力されるとともに、再
び信号予測部９５に入力されて次の予測値を演算
するために用いられる。 以上の動作により第１７図の回路は雑音発生中
に雑音の入力をしや断するとともに、以前の出力
信号系列から次の出力信号値を予測して出力し、
したがつて出力信号から雑音を除去することがで
きる。 また他の変形例として第１６図の装置もこの回
路構成に限られるものではなく、例えば第１９図
に示される構成にすることも可能である。第１９
図において、FMチユーナ１からのコンポジツト
信号は雑音検出回路３、およびメイン信号（Ｌ＋
Ｒ）とサブ信号（Ｌ−Ｒ）の分離回路２１に導か
れる。雑音検出回路３は第２図に示される構成の
ものであり、検出信号Ｓ(d)と検出信号Ｓ(t)とを出
力する。分離回路２１はコンポジツト信号をＬ−
Ｒ信号とＬ＋Ｒ信号とに分離する回路である。 分離回路２１からのＬ−Ｒ信号はマトリクス回
路２２に導かれる。一方、Ｌ＋Ｒ信号は係数Ｋ(8)
の掛算器５８，加算器５７を介してマトリクス回
路２２に導かれるとともに、予測回路６および高
域フイルタ５２に導かれる。高域フイルタ５２の
出力はさらに掛算器４１を介して残音付加回路４
０に導かれる。残音付加回路４０と予測回路６は
それぞれ第１１図と第１２図に示したものと同じ
構成である。 残音付加回路４０の出力は加算器５３の入力端
に導かれ、一方、予測回路６の出力は低域フイル
タ５１を介して加算器５３の他方の入力端に導か
れる。加算器５３の出力は係数Ｋ(9)の掛算器５９
を介して加算器５７の入力端に導かれる。 第１９図の装置の動作が以下に説明される。掛
算器５８と５９は雑音検出回路３からの検出信号
Ｓ(t)に応じてその係数Ｋ(8)とＫ(9)が次の第２表の
ように変えられる。

〔発明の効果〕

本発明によれば、復調信号中に重畳される比較
的に短時間（例えば数ms以内）の突発的な一連
の雑音を除去することのでき、雑音に対しても受
信機出力音の音質を改善することができる。

【図面の簡単な説明】

第１図は本発明の一つの形態における一実施例
としての受信機の雑音除去装置のブロツク図、第
２図は第１図装置における雑音検出回路のブロツ
ク図、第３図は第２図各部の信号波形図、第４図
は第１図各部の信号波形図、第５図〜第７図は残
音付加回路の作用を説明する図、第８図と第９図
は変形例を説明する図、第１０図は本発明の他の
形態における一実施例としての受信機の雑音除去
装置のブロツク図、第１１図は第１０図装置にお
ける残音付加回路のブロツク図、第１２図は第１
０図における予測回路のブロツク図、第１３図は
第１２図回路における低域フイルタのブロツク
図、第１４図は第１２図回路における信号波形
図、第１５図は第１２図回路の作用を説明する
図、第１６図は本発明のさらに他の形態における
一実施例としての受信機の雑音除去装置のブロツ
ク図、第１７図は変形例としての予測回路のブロ
ツク図、第１８図は第１７図回路の信号予測部の
ブロツク図、第１９図は本発明の変形例のブロツ
ク図、第２０図は従来形の受信機の出力周波数特
性図である。 ２……マルチプレクサ、３……雑音検出回路、
４(r)，４(i)……雑音処理回路、４０……残音付加
回路、６……予測回路、５１……低域フイルタ、
５２……高域フイルタ。

Claims (1)

1. 【特許請求の範囲】 １ 雑音を除去する受信機の雑音除去装置であつ
   て、 復調信号に重畳される雑音の発生を検出する雑
   音検出回路と、 前記復調信号が入力され、入力信号を所定時間
   遅延して出力する経路と、該復調信号をレベル調
   整して出力する経路とを有し、これら両経路の出
   力を加算して出力する処理回路と、 該処理回路の前段に設けられ、前記雑音検出回
   路により雑音が検出されている期間中、前記処理
   回路への復調信号の入力量を制限するゲート回路
   とを備えたことを特徴とする受信機の雑音除去装
   置。 ２ 雑音を除去する受信機の雑音除去装置であつ
   て、 復調信号に重畳される雑音の発生を検出する雑
   音検出回路と、 前記復調信号の高域周波数成分が通過される第
   １の経路に挿入され、入力信号を所定時間遅延し
   て出力する経路と、前記復調信号をレベル調整し
   て出力する経路とを有し、これら両経路の出力を
   加算して出力する処理回路と、 前記復調信号の低域周波数成分が通過される第
   ２の経路に挿入され、過去の出力信号から次の信
   号値を予測する予測回路と、 前記処理回路の出力信号と前記予測回路の出力
   信号とを合成して出力する合成回路と、 前記処理回路および前記予測回路の前段にそれ
   ぞれ設けられ、前記雑音検出回路により雑音が検
   出されている期間中、前記処理回路および前記予
   測回路への復調信号の入力量を制限するゲート回
   路群と、 前記雑音検出回路により雑音が検出されている
   期間中、前記予測回路の出力信号を所定量、前記
   予測回路の入力側へ帰還する帰還経路とを備えた
   ことを特徴とする受信機の雑音除去装置。 ３ ステレオ受信機の雑音を除去する受信機の雑
   音除去装置であつて、 復調信号に重畳される雑音の発生を検出する雑
   音検出回路と、 復調された右チヤンネル信号および左チヤンネ
   ル信号を加算した加算信号が入力され、入力信号
   を所定時間遅延し出力する経路と、前記加算信号
   をレベル調整して出力する経路とを有し、これら
   両経路の出力を加算して出力する処理回路と、 該処理回路の前段に設けられ、前記雑音検出回
   路により雑音が検出されている期間中、前記処理
   回路への前記加算信号の入力量を制限するゲート
   回路と、 前記雑音回路により雑音が検出されている期間
   中、前記処理回路からの出力信号をステレオ受信
   機のモノラル出力信号として選択する選択回路と
   を備えたことを特徴とする受信機の雑音除去装
   置。 ４ ステレオ受信機の雑音を除去する受信機の雑
   音除去装置であつて、 復調信号に重畳される雑音の発生を検出する雑
   音検出回路と、 復調された右チヤンネル信号および左チヤンネ
   ル信号を加算した加算信号の高域周波数成分が通
   過される第１の経路に挿入され、入力信号を所定
   時間遅延して出力する経路と、前記復調信号をレ
   ベル調整して出力する経路とを有しこれら両経路
   の出力を加算して出力する処理回路と、 前記復調信号の低域周波数成分が通過される第
   ２の経路に挿入され、過去の出力信号から次の信
   号値を予測する予測回路と、 前記処理回路の出力信号と前記予測回路の出力
   回路の出力信号とを合成して出力する合成回路
   と、 前記処理回路および前記予測回路の前段にそれ
   ぞれ設けられ、前記雑音検出回路により雑音が検
   出されている期間中、前記処理回路及び前記予測
   回路への復調信号の入力量で制限するゲート回路
   群と、 前記雑音検出回路により雑音が検出されている
   期間中、前記予測回路の出力信号を所定量、前記
   予測回路の入力側へ帰還する帰還経路と、 前記雑音検出回路により一連の雑音が検出され
   ている期間に渡り、前記合成回路からの出力信号
   をステレオ受信機のモノラル出力信号として選択
   する選択回路とを備えたことを特徴とする受信機
   の雑音除去装置。