JPH05114713A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05114713A JPH05114713A JP3301188A JP30118891A JPH05114713A JP H05114713 A JPH05114713 A JP H05114713A JP 3301188 A JP3301188 A JP 3301188A JP 30118891 A JP30118891 A JP 30118891A JP H05114713 A JPH05114713 A JP H05114713A
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Abstract
(57)【要約】
【目的】 平面的な面積を増やすことなくキャパシタの
容量を増加させることができ、かつ容量の増加分を厳密
に制御可能とする。 【構成】 下部電極１９の側端が基板１１方向に延長さ
れた形状とする。窒化シリコン膜１６をエッチングの終
点としてSiO2膜１７をパターニングし、その側壁に多結
晶シリコン膜２３を残すことにより、下部電極１９の側
端が基板１１方向に延長された形状とする。SiO2膜１７
の膜厚で延長部分、すなわち容量の増加分を厳密に制御
できる。
容量を増加させることができ、かつ容量の増加分を厳密
に制御可能とする。 【構成】 下部電極１９の側端が基板１１方向に延長さ
れた形状とする。窒化シリコン膜１６をエッチングの終
点としてSiO2膜１７をパターニングし、その側壁に多結
晶シリコン膜２３を残すことにより、下部電極１９の側
端が基板１１方向に延長された形状とする。SiO2膜１７
の膜厚で延長部分、すなわち容量の増加分を厳密に制御
できる。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミック型ラン
ダムアクセスメモリ（以下ＤＲＡＭという）のように基
板上にキャパシタを有する半導体装置およびその製造方
法に関する。
ダムアクセスメモリ（以下ＤＲＡＭという）のように基
板上にキャパシタを有する半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】図４は、特開平１−１１７３５４号公報
に開示される従来技術のＤＲＡＭのメモリセルの平面図
と断面図である。（ｂ）の断面図は、（ａ）の平面図の
Ａ−Ａ′線部分の断面図である。この図において、斜線
で示した部分がキャパシタで、下部電極１、誘電体膜
２、上部電極３から構成されている。このキャパシタの
特徴は、下部電極１の側端で該下部電極の裏面が露出
し、この裏面部分も覆って誘電体膜２および上部電極３
が形成されることにより、下部電極１の裏面もキャパシ
タの一部として利用し、キャパシタの容量を増加させた
ことにある。
に開示される従来技術のＤＲＡＭのメモリセルの平面図
と断面図である。（ｂ）の断面図は、（ａ）の平面図の
Ａ−Ａ′線部分の断面図である。この図において、斜線
で示した部分がキャパシタで、下部電極１、誘電体膜
２、上部電極３から構成されている。このキャパシタの
特徴は、下部電極１の側端で該下部電極の裏面が露出
し、この裏面部分も覆って誘電体膜２および上部電極３
が形成されることにより、下部電極１の裏面もキャパシ
タの一部として利用し、キャパシタの容量を増加させた
ことにある。
【０００３】このようなキャパシタは、図５に示すよう
にして製造される。まず図５（ａ）に示すように、フィ
ールド絶縁膜４とトランスファゲートとしてのＭＯＳト
ランジスタ５と電極配線６を形成した半導体基板７上に
絶縁膜８を形成し、一部にコンタクトホール９を開け
る。その後、多結晶シリコン膜を用いて絶縁膜８上に図
５（ｂ）に示すように下部電極１を形成する。その後、
下部電極１をマスクとして絶縁膜８を等方的にエッチン
グすることにより、図５（ｃ）に示すように下部電極１
の側端の裏面を露出させる。その後、露出した側端の裏
面部分も含んで下部電極１を図５（ｄ）に示すように誘
電体膜２さらには上部電極３で覆い、キャパシタを完成
させる。
にして製造される。まず図５（ａ）に示すように、フィ
ールド絶縁膜４とトランスファゲートとしてのＭＯＳト
ランジスタ５と電極配線６を形成した半導体基板７上に
絶縁膜８を形成し、一部にコンタクトホール９を開け
る。その後、多結晶シリコン膜を用いて絶縁膜８上に図
５（ｂ）に示すように下部電極１を形成する。その後、
下部電極１をマスクとして絶縁膜８を等方的にエッチン
グすることにより、図５（ｃ）に示すように下部電極１
の側端の裏面を露出させる。その後、露出した側端の裏
面部分も含んで下部電極１を図５（ｄ）に示すように誘
電体膜２さらには上部電極３で覆い、キャパシタを完成
させる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような従来技術では、下部電極１の裏面の一部を露出さ
せる方法として、下部電極１と基板７との間の絶縁膜８
を等方的にエッチングすることを行っているため、裏面
の露出面積を厳密に制御するのが難しいという問題点が
ある。すなわち、等方的なエッチングを、その下のゲー
ト電極や電極配線が露出しない様に途中で止めなければ
ならないので、エッチング量すなわち裏面の露出面積は
エッチング時間によって調節することになる。このた
め、絶縁膜８のエッチング速度の処理バッチ間の変動
や、エッチングを行う際のエッチング速度の経時変動等
より露出面積が変化することになる。そして、その結果
として、従来の方法は、増加分の容量がキャパシタによ
ってバラツク問題点があり、必要な容量を確保できない
ＤＲＡＭメモリセルがある特定の処理バッチで生じる等
の問題点があった。
ような従来技術では、下部電極１の裏面の一部を露出さ
せる方法として、下部電極１と基板７との間の絶縁膜８
を等方的にエッチングすることを行っているため、裏面
の露出面積を厳密に制御するのが難しいという問題点が
ある。すなわち、等方的なエッチングを、その下のゲー
ト電極や電極配線が露出しない様に途中で止めなければ
ならないので、エッチング量すなわち裏面の露出面積は
エッチング時間によって調節することになる。このた
め、絶縁膜８のエッチング速度の処理バッチ間の変動
や、エッチングを行う際のエッチング速度の経時変動等
より露出面積が変化することになる。そして、その結果
として、従来の方法は、増加分の容量がキャパシタによ
ってバラツク問題点があり、必要な容量を確保できない
ＤＲＡＭメモリセルがある特定の処理バッチで生じる等
の問題点があった。
【０００５】この発明は上記の点に鑑みなされたもの
で、平面的な面積を増やすことなくキャパシタの容量を
増加させることができ、かつ容量の増加分を厳密に制御
することができる半導体装置およびその製造方法を提供
することを目的とする。
で、平面的な面積を増やすことなくキャパシタの容量を
増加させることができ、かつ容量の増加分を厳密に制御
することができる半導体装置およびその製造方法を提供
することを目的とする。
【０００６】
【課題を解決するための手段】この発明では、下部電極
の形状を、その側端が基板方向に延長された形とする。
また、そのような下部電極を次のようにして製造する。
基板上に第１の絶縁膜、第２の絶縁膜、第３の絶縁膜の
３層構造を形成した後、第３の絶縁膜上にキャパシタの
下部電極を形成し、さらに第２の絶縁膜をエッチングの
終点とする異方性エッチングで第３の絶縁膜を下部電極
と同一パターンにパターニングし、その後電極材料の全
面被着とエッチバックで前記電極材料を、前記パターニ
ングされた第３の絶縁膜の側壁にのみ残すことにより、
前記下部電極の側端が前記基板方向に延長された形状と
する。
の形状を、その側端が基板方向に延長された形とする。
また、そのような下部電極を次のようにして製造する。
基板上に第１の絶縁膜、第２の絶縁膜、第３の絶縁膜の
３層構造を形成した後、第３の絶縁膜上にキャパシタの
下部電極を形成し、さらに第２の絶縁膜をエッチングの
終点とする異方性エッチングで第３の絶縁膜を下部電極
と同一パターンにパターニングし、その後電極材料の全
面被着とエッチバックで前記電極材料を、前記パターニ
ングされた第３の絶縁膜の側壁にのみ残すことにより、
前記下部電極の側端が前記基板方向に延長された形状と
する。
【０００７】
【作用】上記この発明においては、下部電極の側端が基
板方向に延長された形状となるので、その部分で、平面
的な面積を増やすことなくキャパシタの容量を増加させ
ることができる。また、第２の絶縁膜をエッチングの終
点として第３の絶縁膜をパターニングし、その第３の絶
縁膜の側壁に電極材料を残すことにより、下部電極の側
端が基板方向に延長された形状となるようにしたので、
延長部分の長さは第３の絶縁膜の膜厚で正確に制御する
ことができ、延長部分による容量の増加分は厳密に制御
される。
板方向に延長された形状となるので、その部分で、平面
的な面積を増やすことなくキャパシタの容量を増加させ
ることができる。また、第２の絶縁膜をエッチングの終
点として第３の絶縁膜をパターニングし、その第３の絶
縁膜の側壁に電極材料を残すことにより、下部電極の側
端が基板方向に延長された形状となるようにしたので、
延長部分の長さは第３の絶縁膜の膜厚で正確に制御する
ことができ、延長部分による容量の増加分は厳密に制御
される。
【０００８】
【実施例】以下この発明の一実施例を図面を参照して説
明する。図１はこの発明の半導体装置の一実施例として
のＤＲＡＭメモリセルを示す図で、（ｂ）は平面図、
（ａ）は（ｂ）のＢ−Ｂ′線断面図である。この図にお
いて、１１はシリコン基板で、フィールド絶縁膜１２、
トランスファゲートとしてのＭＯＳトランジスタ１３、
電極配線１４が形成される。その基板１１上の全面は第
１の絶縁膜としてSiO2膜１５で覆われており、さらにそ
の上には第２の絶縁膜としての窒化シリコン膜１６、第
３の絶縁膜としてのSiO2膜１７がパターニングされて重
なっている。この３層構造の絶縁膜には、トランスファ
ゲートＭＯＳトランジスタ１３のドレイン領域１３ａ上
においてコンタクト孔１８が開けられる。そして、その
コンタクト孔１８を通して前記ドレイン領域１３ａに接
続されてキャパシタの下部電極１９がSiO2膜１７上に形
成されており、この下部電極１９の側端は前記SiO2膜１
７の側壁に沿って前記基板１１方向に延長されている。
そして、その延長部分を含んで下部電極１９の表面には
キャパシタ誘電体膜２０が形成されており、さらに前記
延長部分を含んで前記誘電体膜２０を挾んで下部電極１
９の表面はキャパシタの上部電極２１で覆われている。
明する。図１はこの発明の半導体装置の一実施例として
のＤＲＡＭメモリセルを示す図で、（ｂ）は平面図、
（ａ）は（ｂ）のＢ−Ｂ′線断面図である。この図にお
いて、１１はシリコン基板で、フィールド絶縁膜１２、
トランスファゲートとしてのＭＯＳトランジスタ１３、
電極配線１４が形成される。その基板１１上の全面は第
１の絶縁膜としてSiO2膜１５で覆われており、さらにそ
の上には第２の絶縁膜としての窒化シリコン膜１６、第
３の絶縁膜としてのSiO2膜１７がパターニングされて重
なっている。この３層構造の絶縁膜には、トランスファ
ゲートＭＯＳトランジスタ１３のドレイン領域１３ａ上
においてコンタクト孔１８が開けられる。そして、その
コンタクト孔１８を通して前記ドレイン領域１３ａに接
続されてキャパシタの下部電極１９がSiO2膜１７上に形
成されており、この下部電極１９の側端は前記SiO2膜１
７の側壁に沿って前記基板１１方向に延長されている。
そして、その延長部分を含んで下部電極１９の表面には
キャパシタ誘電体膜２０が形成されており、さらに前記
延長部分を含んで前記誘電体膜２０を挾んで下部電極１
９の表面はキャパシタの上部電極２１で覆われている。
【０００９】上記のようなＤＲＡＭメモリセルは、下部
電極１９と誘電体膜２０と上部電極２１でキャパシタが
構成されるが、下部電極１９の側端が基板１１方向に延
長される形状となっているので、この部分で、平面的な
面積を増やすことなくキャパシタの容量を増加させるこ
とができる。上記のようなメモリセルは、図２および図
３（この発明の製造方法の一実施例）に示すようにして
製造される。
電極１９と誘電体膜２０と上部電極２１でキャパシタが
構成されるが、下部電極１９の側端が基板１１方向に延
長される形状となっているので、この部分で、平面的な
面積を増やすことなくキャパシタの容量を増加させるこ
とができる。上記のようなメモリセルは、図２および図
３（この発明の製造方法の一実施例）に示すようにして
製造される。
【００１０】まず、図２（ａ）に示すようにシリコン基
板１１の表面に選択的にフィールド絶縁膜１２をＬＯＣ
ＯＳ法で形成した後、基板１１の素子領域に通常の方法
でトランスファゲートとしてのＭＯＳトランジスタ１３
を形成し、フィールド絶縁膜１２上には、ＭＯＳトラン
ジスタ１３のゲート電極から延びたところの電極配線１
４を形成する。
板１１の表面に選択的にフィールド絶縁膜１２をＬＯＣ
ＯＳ法で形成した後、基板１１の素子領域に通常の方法
でトランスファゲートとしてのＭＯＳトランジスタ１３
を形成し、フィールド絶縁膜１２上には、ＭＯＳトラン
ジスタ１３のゲート電極から延びたところの電極配線１
４を形成する。
【００１１】次に、基板１１上の全面に図２（ｂ）に示
すように第１の絶縁膜としてのSiO2膜１５、第２の絶縁
膜としての窒化シリコン膜１６、第３の絶縁膜としての
SiO2膜１７を順次ＣＶＤ法で形成する。この時、第１層
目および第３層目としてのSiO2膜１５，１７は常圧ＣＶ
Ｄ法で各々２０００Åの膜厚に形成する。また、中間の
第２層目としての窒化シリコン膜１６は、ＬＰＣＶＤ法
により１００Åの膜厚に形成する。以上のような合計４
１００Åの３層構造の絶縁膜を形成した後、この絶縁膜
に、キャパシタ下部電極とドレイン領域１３ａとのコン
タクトをとるためのコンタクト孔１８を形成する。この
時、コンタクト孔１８のエッチングに、CHF3／CF4 の混
合ガスを用いたドライエッチングを使用することによ
り、SiO2膜１７，窒化シリコン膜１６，SiO2膜１５の順
に連続してエッチングしてコンタクト孔１８の形成を行
うことができる。
すように第１の絶縁膜としてのSiO2膜１５、第２の絶縁
膜としての窒化シリコン膜１６、第３の絶縁膜としての
SiO2膜１７を順次ＣＶＤ法で形成する。この時、第１層
目および第３層目としてのSiO2膜１５，１７は常圧ＣＶ
Ｄ法で各々２０００Åの膜厚に形成する。また、中間の
第２層目としての窒化シリコン膜１６は、ＬＰＣＶＤ法
により１００Åの膜厚に形成する。以上のような合計４
１００Åの３層構造の絶縁膜を形成した後、この絶縁膜
に、キャパシタ下部電極とドレイン領域１３ａとのコン
タクトをとるためのコンタクト孔１８を形成する。この
時、コンタクト孔１８のエッチングに、CHF3／CF4 の混
合ガスを用いたドライエッチングを使用することによ
り、SiO2膜１７，窒化シリコン膜１６，SiO2膜１５の順
に連続してエッチングしてコンタクト孔１８の形成を行
うことができる。
【００１２】次に、コンタクト孔１８部分を含むSiO2膜
１７上の全面に、図２（ｃ）に示すようにキャパシタの
下部電極を形成するための多結晶シリコン膜２２を被着
する。形成膜厚は、１５００Å程度とする。
１７上の全面に、図２（ｃ）に示すようにキャパシタの
下部電極を形成するための多結晶シリコン膜２２を被着
する。形成膜厚は、１５００Å程度とする。
【００１３】次に、この多結晶シリコン膜２２を図３
（ａ）に示すようにパターニングすることによりキャパ
シタの下部電極１９を形成し、引き続いてSiO2膜１７を
下部電極１９と同一パターンにエッチングする。この
時、下部電極１９の形成は、感光性樹脂（レジスト）パ
ターンをマスクとしたSF6／CH2F2 混合ガスによるドラ
イエッチングにより行い、これに続く前記SiO2膜１７の
エッチングは、下部電極１９の形成に使用したレジスト
パターンのマスクを残したまま、CHF3／CF4 混合ガスに
よる平行平板型エッチング装置による異方性のドライエ
ッチングを使用することにより行う。この時、エッチン
グは、３層絶縁膜の中間層である窒化シリコン膜１６が
露出するまで行う。窒化シリコン膜１６が露出したかど
うかは、プラズマからの発光強度の変化により容易に検
出できる。従って、SiO2膜１７のエッチング（パターニ
ング）は、窒化シリコン膜１６の露出をエンドポイント
とするエッチングにより正確に行うことができる。次
に、表面に露出した窒化シリコン膜１６がなくなるまで
追加エッチングを行い、図３（ａ）に示すように窒化シ
リコン膜１６が表面に残らないようにする。以上が終了
した後、マスクパターンとして使用したレジストパター
ンを除去する。
（ａ）に示すようにパターニングすることによりキャパ
シタの下部電極１９を形成し、引き続いてSiO2膜１７を
下部電極１９と同一パターンにエッチングする。この
時、下部電極１９の形成は、感光性樹脂（レジスト）パ
ターンをマスクとしたSF6／CH2F2 混合ガスによるドラ
イエッチングにより行い、これに続く前記SiO2膜１７の
エッチングは、下部電極１９の形成に使用したレジスト
パターンのマスクを残したまま、CHF3／CF4 混合ガスに
よる平行平板型エッチング装置による異方性のドライエ
ッチングを使用することにより行う。この時、エッチン
グは、３層絶縁膜の中間層である窒化シリコン膜１６が
露出するまで行う。窒化シリコン膜１６が露出したかど
うかは、プラズマからの発光強度の変化により容易に検
出できる。従って、SiO2膜１７のエッチング（パターニ
ング）は、窒化シリコン膜１６の露出をエンドポイント
とするエッチングにより正確に行うことができる。次
に、表面に露出した窒化シリコン膜１６がなくなるまで
追加エッチングを行い、図３（ａ）に示すように窒化シ
リコン膜１６が表面に残らないようにする。以上が終了
した後、マスクパターンとして使用したレジストパター
ンを除去する。
【００１４】次に、延長部形成用の多結晶シリコン膜２
３を図３（ｂ）に示すように全面に被着する。その後、
その多結晶シリコン膜２３を全面エッチバックして図３
（ｃ）に示すように、SiO2膜１７の側壁にのみ多結晶シ
リコン膜２３を残すことにより、下部電極１９の側端が
基板１１方向に延長された形状とする。この時のエッチ
ングは平行平板型のドライエッチング装置により、SF6
／CH2F2 混合ガスを使用して、圧力0.２Torr，ＲＦパワ
ー１００Ｗで行う。
３を図３（ｂ）に示すように全面に被着する。その後、
その多結晶シリコン膜２３を全面エッチバックして図３
（ｃ）に示すように、SiO2膜１７の側壁にのみ多結晶シ
リコン膜２３を残すことにより、下部電極１９の側端が
基板１１方向に延長された形状とする。この時のエッチ
ングは平行平板型のドライエッチング装置により、SF6
／CH2F2 混合ガスを使用して、圧力0.２Torr，ＲＦパワ
ー１００Ｗで行う。
【００１５】その後、図３（ｄ）に示すように、側端の
基板方向への延長部分を含んで下部電極１９の表面を覆
うようにキャパシタの誘電体膜２０、さらにはキャパシ
タの上部電極２１を形成することによりキャパシタを完
成させ、同時に図１のメモリセルを完成させる。
基板方向への延長部分を含んで下部電極１９の表面を覆
うようにキャパシタの誘電体膜２０、さらにはキャパシ
タの上部電極２１を形成することによりキャパシタを完
成させ、同時に図１のメモリセルを完成させる。
【００１６】なお、以上はＤＲＡＭのメモリセルについ
てであるが、この発明は他の半導体装置のキャパシタ形
成にも勿論利用できる。
てであるが、この発明は他の半導体装置のキャパシタ形
成にも勿論利用できる。
【００１７】
【発明の効果】以上詳細に説明したように、この発明に
よれば、下部電極の形状を、その側端が基板方向へ延長
された形状とすることにより、平面的な面積を増やすこ
となくキャパシタの容量を増加させることができる。ま
た、第２の絶縁膜をエッチング終点として第３の絶縁膜
をパターニングし、その第３の絶縁膜の側壁に電極材料
を残すことにより、下部電極の側端が基板方向に延長さ
れた形状となるようにしたので、延長部分の長さを第３
の絶縁膜の膜厚で正確に制御することができ、容量の増
加分を厳密に制御することができる。このことにより、
例えばＤＲＡＭメモリセルの容量のばらつきを小さく
し、容量不足のメモリセルが生じにくくなる効果が期待
できる。また、この発明によれば、第３の絶縁膜を厚く
して下部電極の基板方向への延長部分を長くすることに
より、容易に容量の増加量を大きくすることができるの
で、ＤＲＡＭメモリセル等の大容量化、高集積化に非常
に適した構造および製造方法といえる。
よれば、下部電極の形状を、その側端が基板方向へ延長
された形状とすることにより、平面的な面積を増やすこ
となくキャパシタの容量を増加させることができる。ま
た、第２の絶縁膜をエッチング終点として第３の絶縁膜
をパターニングし、その第３の絶縁膜の側壁に電極材料
を残すことにより、下部電極の側端が基板方向に延長さ
れた形状となるようにしたので、延長部分の長さを第３
の絶縁膜の膜厚で正確に制御することができ、容量の増
加分を厳密に制御することができる。このことにより、
例えばＤＲＡＭメモリセルの容量のばらつきを小さく
し、容量不足のメモリセルが生じにくくなる効果が期待
できる。また、この発明によれば、第３の絶縁膜を厚く
して下部電極の基板方向への延長部分を長くすることに
より、容易に容量の増加量を大きくすることができるの
で、ＤＲＡＭメモリセル等の大容量化、高集積化に非常
に適した構造および製造方法といえる。
【図１】この発明の半導体装置の一実施例を示す平面図
および断面図である。
および断面図である。
【図２】この発明の半導体装置の製造方法の一実施例の
一部を示す工程断面図である。
一部を示す工程断面図である。
【図３】この発明の半導体装置の製造方法の一実施例の
一部を示す工程断面図である。
一部を示す工程断面図である。
【図４】従来のＤＲＡＭメモリセルを示す平面図および
断面図である。
断面図である。
【図５】従来のキャパシタの製造方法を示す工程断面図
である。
である。
１１ シリコン基板 １５ SiO2膜 １６ 窒化シリコン膜 １７ SiO2膜 １９ 下部電極 ２０ キャパシタ誘電体膜 ２１ 上部電極 ２２ 多結晶シリコン膜 ２３ 多結晶シリコン膜
Claims (2)
- 【請求項１】 下部電極、誘電体膜、上部電極からなる
キャパシタを基板上に有する半導体装置において、 基板上の絶縁膜上に形成される下部電極は、側端が基板
方向に延長された形で設けられ、その延長部分を含んで
下部電極の表面を覆って誘電体膜が設けられ、さらに同
様に下部電極を覆って上部電極が配設されたことを特徴
する半導体装置。 - 【請求項２】 基板上に第１の絶縁膜、第２の絶縁膜、
第３の絶縁膜の３層構造を形成した後、第３の絶縁膜上
にキャパシタの下部電極を形成し、さらに第２の絶縁膜
をエッチングの終点とする異方性エッチングで第３の絶
縁膜を下部電極と同一パターンにパターニングし、その
後電極材料の全面被着とエッチバックで前記電極材料
を、前記パターニングされた第３の絶縁膜の側壁にのみ
残すことにより、前記下部電極の側端が前記基板方向に
延長された構造となるようにした半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301188A JPH05114713A (ja) | 1991-10-22 | 1991-10-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301188A JPH05114713A (ja) | 1991-10-22 | 1991-10-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114713A true JPH05114713A (ja) | 1993-05-07 |
Family
ID=17893835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3301188A Pending JPH05114713A (ja) | 1991-10-22 | 1991-10-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283723A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体デバイスのキャパシタ構造及び製造方法 |
-
1991
- 1991-10-22 JP JP3301188A patent/JPH05114713A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283723A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体デバイスのキャパシタ構造及び製造方法 |
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|---|---|---|---|
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