JPH05120141A - キヤツシユメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュメモリ装置において、データの再
読み込、又は、エラー発生時における性能低下を防止す
る。 【構成】 アドレスレジスタ１０に格納セットされたア
ドレスに基づきタグ回路４０の１つのエントリがアクセ
スする。そのエントリ内の入れ替え候補ビット（ｃ）が
セットされたエントリがアクセスされた場合は、同時に
タグ部保持回路９０の内容を比較回路１１０と判定回路
１２０を用いて検索する。タグ部保持回路９０がヒット
した場合は、タグ部保持回路９０およびデータ部保持回
路１００の内容をそれぞれ、タグ回路４０とデータ回路
６０内の入れ替え候補ビット（ｃ）のセットされたエン
トリへ格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータの高速化
技術の１つとしてメモリへのアクセスを高速化するため
に用いられるキャッシュメモリ装置に関し、特に、メモ
リをアクセスするアドレスの一部の値と、キャッシュメ
モリ装置内のエントリとが１対１に対応するダイレクト
マップ方式のキャッシュメモリ装置に関するものであ
る。

【０００２】

【従来の技術】近年、情報処理装置、特に中央処理装置
の高速化に伴い、中央処理装置の処理速度に見合った速
度で高速に命令およびデータを供給する必要性が高くな
りつつある。しかし、一般に主記憶装置をアクセスし得
る速度は中央処理装置の処理速度に比較するとかなり遅
く、そこで、十分に命令やデータの供給を行えるように
するために、キャッシュメモリ装置が多くのコンピュー
タに利用されている。

【０００３】特に、例えば特開平２−１１０７５２号公
報に開示されているように、アドレスの一部の値とキャ
ッシュメモリ装置内のエントリとが１対１に対応するダ
イレクトマップ方式のキャッシュは、制御が容易である
こと、および構造が簡単であることから、時間的及び空
間的に局所性があるような処理用の命令用キャッシュと
して多く利用されている。

【０００４】この種のキャッシュメモリ装置は、より詳
しくは、例えば（図３）に示すような構成を成してい
る。（図３）において、３１０は図示しない主記憶装置
をアクセスするアドレスを保持するアドレスレジスタで
ある。

【０００５】３６０は図示しない各エントリごとに、デ
ータ（ｄ０〜ｄ３）を格納するデータ回路である。４０
０はタグ回路で、各エントリごとに、主記憶装置をアク
セスするアドレスのうちの一部のアドレス（ａｄｒ）、
および上記データ（ｄ０〜ｄ３）の有効性を示すバリッ
ドビット（ｖ０〜ｖ３）を保持するようになっている。

【０００６】３７０は主記憶装置をアクセスするアドレ
スのうちの一部と、上記タグ回路４００に保持されてい
るアドレス（ａｄｒ）とを比較する比較回路である。４
１０は上記データ回路３６０に所望のデータが格納され
ているか否かを判定する判定回路である。上記のような
キャッシュメモリ装置は、次のように動作するようにな
っている。

【０００７】まず、キャッシュアクセス時にアクセスす
るアドレスがアドレスレジスタ３１０に格納される。ア
ドレスレジスタ３１０から出力されるアドレスの一部
（信号３１２）によって、タグ回路４００及びデータ回
路３６０内のエントリが決定され、そのエントリに保持
されているアドレス（ａｄｒ）、バリッドビット（ｖ０
〜ｖ３）、およびデータ（ｄ０〜ｄ３）が読み出され
る。

【０００８】読み出されたアドレス（ａｄｒ、４０１）
とアドレスレジスタ３１０から出力される信号３１１と
が比較器３７０により比較され、比較結果信号３７１が
出力される。判定回路４１０は、比較結果信号３７１と
バリッドビット信号４０２〜４０５、およびワード選択
信号３１３が入力され、比較結果信号３７１によりアド
レスが一致していることが検出されており、かつ、ワー
ド選択信号３１３により指定された位置のバリッドビッ
トが有効である場合に、ヒット信号４１１を出力する。

【０００９】この検索動作と同時に、データ回路３６０
より信号３１２により決定されるエントリ内の、ワード
選択信号３１３により示される位置のデータが信号３６
１として読み出される。検索結果がミスヒットした場合
は、信号３１２にって示されるタグ回路４００およびデ
ータ回路３６０内のエントリのリプレースが行われる。

【００１０】即ち、タグ回路４００内の信号３１２によ
り示されるエントリ内のアドレス（ａｄｒ）に、信号３
１１によりアドレスレジスタ内のアドレスの一部が格納
されると共に、ワード選択信号３１３に基づいてデコー
ダ３２０から出力される信号３２１〜３２４により示さ
れる位置のバリッドビット（ｖ０〜ｖ３）がセットされ
る。

【００１１】さらに、主記憶装置より読み出されたデー
タが、信号３１２により指定されるエントリ内の、ワー
ド選択信号３１３により示される位置に格納される。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来のキャッシュメモリ装置では、エントリ内に有効なデ
ータが２ワード以上格納されている場合でも、エントリ
内の１ワードしか使用しないアクセスが行われただけ
で、無条件にエントリのリプレースが行われるため、再
び元のデータがアクセスされる際には、これらのデータ
を再度エントリへ充填するために主記憶装置への複数回
のアクセスを必要とし、キャッシュのヒット率が低下し
て、主記憶装置へのアクセスによる装置全体の処理速度
の低下を招きがちであるという問題点を有していた。

【００１３】また、データ回路３６０などに動作不良が
発生した場合、たとえそれが１つのエントリについてだ
けの動作不良だとしても、通常、キャッシュメモリ装置
全体が使用不能になり、キャッシュメモリ装置が用いら
れる情報処理装置等の信頼性の低下や処理速度の低下を
招くことになるという問題点を有していた。本発明は上
記の点に鑑み、エントリのリプレースが行われる場合で
も、ヒット率の低下を防止して、処理速度を確実に向上
させることができるキャッシュメモリ装置の提供を目的
としている。

【００１４】本発明は、また、一部のエントリについて
動作不良が生じたとしても、ヒット率が大きく低下した
りして、処理速度の低下を招くこのない、また、信頼性
を高く保つことのできるキャッシュメモリ装置の提供を
目的としている。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、主記憶装置とエントリとのマッピング
が、ダイレクトマップ方式により行われるキャッシュメ
モリ装置において、アドレスにおける第１のビット部分
の値を保持するタグ保持部、および主記憶装置における
前記第１のビット部分によって示される領域に格納され
るデータを保持するデータ保持部を有する代替エントリ
と、それぞれ、アドレスにおける第２のビット部分の値
に対応し、アドレスにおける第１のビット部分の値を保
持するタグ保持部、主記憶装置における前記第１および
第２のビット部分によって示される領域に格納されるデ
ータを保持するデータ保持部、および主記憶装置におけ
る同一の第２のビット部分によって示される領域に格納
されるデータが前記代替エントリに保持されていること
を示す代替情報を保持する代替情報保持部を有する複数
のエントリが設けられて成るキャッシュ記憶手段と、前
記キャッシュ記憶手段における有効なデータが保持され
ているエントリの保持内容が更新されるときに、元の保
持内容を前記代替エントリに転送して保持させる一方、
主記憶装置をアクセスするアドレスにおける第２のビッ
ト部分の値に対応するエントリの代替情報保持部に代替
情報が保持され、かつ、主記憶装置をアクセスするアド
レスにおける第１のビット部分の値が前記代替エントリ
に保持されている場合に、代替エントリの保持内容を前
記第２のビット部分の値に対応するエントリに転送して
保持させる制御手段とを備えたことを特徴としている。

【００１６】また、さらに、前記キャッシュ記憶手段の
何れかのエントリに動作不良が生じる場合に、そのエン
トリの代替情報保持部に強制的に代替情報を保持させる
とともに、ミスヒット時に代替エントリにおけるタグ保
持部、およびデータ保持部に、主記憶装置をアクセスす
るアドレスにおける第１のビット部分の値、および主記
憶装置から読み出されたデータを直接入力し、保持させ
る動作不良補償制御手段を備えたことを特徴としてい
る。

【００１７】

【作用】上記の構成により、制御手段は、キャッシュ記
憶手段における有効なデータが保持されているエントリ
の保持内容が更新されるときに、元の保持内容を代替エ
ントリに転送して保持させる一方、主記憶装置をアクセ
スするアドレスにおける第２のビット部分の値に対応す
るエントリの代替情報保持部に代替情報が保持され、か
つ、主記憶装置をアクセスするアドレスにおける第１の
ビット部分の値が代替エントリに保持されている場合
に、代替エントリの保持内容を第２のビット部分の値に
対応するエントリに転送して保持させる。

【００１８】また、動作不良補償制御手段は、キャッシ
ュ記憶手段の何れかのエントリに動作不良が生じる場合
に、そのエントリの代替情報保持部に強制的に代替情報
を保持させるとともに、ミスヒット時に代替エントリに
おけるタグ保持部、およびデータ保持部に、主記憶装置
をアクセスするアドレスにおける第１のビット部分の
値、および主記憶装置から読み出されたデータを直接入
力し、保持させる。

【００１９】

【実施例】

（第１実施例）以下、本発明の第１実施例を（図１）に
基づいて説明する。（図１）はキャッシュメモリ装置の
構成を示すブロック図である。（図１）において、１０
は図示しない主記憶装置をアクセスするアドレスを保持
するアドレスレジスタである。

【００２０】２０はアドレスの下位２ビットをデコード
するデコーダである。３０はデコーダ２０からの出力２
１〜２４、または後述するタグ部保持回路９０からの出
力を選択する選択回路である。４０は、アドレスにおけ
るエントリ選択信号１２の値に対応したエントリを有す
るタグ回路で、各エントリはアドレス部（ａｄｒ）、バ
リッドビット部（ｖ０〜ｖ３）および入れ替え候補ビッ
ト（ｃ）より構成されている。

【００２１】５０は主記憶装置からの書き込みデータ１
４、またはデータ部保持回路１００からのデータ１０１
を選択し、データ回路６０に出力して保持させる選択回
路である。１３０はデータ回路６０からのデータ６１、
またはデータ部保持回路１００からのデータ１０１を選
択して出力する選択回路である。

【００２２】６０はタグ回路４０の各エントリに対応す
るエントリ内に４語（ｄ０〜ｄ３）のデータを格納する
データ回路である。７０および１１０はアドレスにおけ
るアドレス情報１１と、タグ回路４０のアドレス部（ａ
ｄｒ）から出力される値との比較を行う比較回路であ
る。８０および１２０は、それぞれ、データ回路６０ま
たはデータ部保持回路１００についてキャッシュヒット
したかどうかを判定する判定回路である。

【００２３】９０はアドレス部（ａｄｒ）、バリッドビ
ット部（ｖ０〜ｖ３）より構成される１つのエントリを
有するタグ部保持回路である。１００は４語（ｄ０〜ｄ
３）のデータを格納する１つのエントリを有するデータ
部保持回路である。１４０はデータ回路６０、またはデ
ータ部保持回路１００の何れか一方についてキャッシュ
ヒットしたときにヒット信号１４１を出力する論理和ゲ
ートである。

【００２４】２００は上記各部の動作および動作タイミ
ングを制御する制御回路である。以上のように構成され
たキャッシュメモリ装置について、以下、その動作を説
明する。まず、（１）キャッシュヒット時動作、（２）
データ部保持回路ヒット動作、（３）キャッシュ／デー
タ保持部ミスヒット時の動作に分けてそれぞれ説明す
る。

【００２５】（１）キャッシュヒット時動作 キャシュヒット時動作は、アドレスレジスタ１０内に格
納されているアドレスに対して、タグ回路４０およびデ
ータ回路６０内に有効なデータが格納されており、デー
タ回路６０より対応するデータ６１を読み出す場合の動
作である。この場合には、選択回路３０がアドレスレジ
スタ１０のワード選択信号１３に基づくデコーダ２０の
出力を選択し、選択回路５０が書き込みデータ１４を選
択し、また、選択回路１３０がデータ回路６０を選択す
ることにより、従来のキャシュメモリ装置と同様の動作
が行われる。

【００２６】また、タグ回路４０内のヒットしたエント
リ内の入れ替え候補ビット（ｃ）がセットされている場
合は、リセットする。なお、このリセットは必ずしも行
わず、ミスヒット等が生じるまでタグ部保持回路９０お
よびデータ部保持回路１００の保持内容を有効にするよ
うにしてもよい。データ回路６０より読み出されたデー
タ６１は、ワード選択信号１３によって指定される位置
にあるデータが、選択回路１３０により選択されて出力
データ１３１として出力される。

【００２７】（２）データ部保持回路ヒット動作 データ部保持回路ヒット動作は、アドレスレジスタ１０
内に格納されているアドレスに対して、タグ部保持回路
９０及びデータ部保持回路１００内に有効なデータが格
納されている場合の動作である。キャッシュメモリ装置
アクセス時に、アドレスレジスタ１０より読み出される
アドレスの一部（エントリ選択信号１２）によって、タ
グ回路４０内の対応するエントリよりアドレス情報（ａ
ｄｒ）およびバリッドビット（ｖ０〜ｖ３）をそれぞれ
信号４２、４３ａ、４３ｂ、４３ｃ、４３ｄとして読み
出す。

【００２８】読み出したそれぞれの内容に基づき、アド
レス情報（ａｄｒ）は比較回路７０によりアドレスレジ
スタ１０の出力するアドレス情報１１と比較されその結
果が信号７１として出力される。さらに、同時に入れ替
え候補ビット（ｃ）を入れ替え候補ビット信号４１とし
て読み出す。判定回路８０は、信号７１、４３ａ、４３
ｂ、４３ｃ、４３ｄおよびワード選択信号１３に基づき
有効データがデータ回路６０内に格納されているかどう
かを判定する。

【００２９】キャッシュミスヒット時には、ヒット信号
８２がミスヒット状態となる。一方、これらの処理と並
行して、タグ部保持回路９０よりアドレス部（ａｄｒ）
とバリッドビット（ｖ０〜ｖ３）をそれぞれ信号９１、
９２ａ、９２ｂ、９２ｃ、９２ｄとして読み出す。比較
回路１１０において、信号線９１とアドレス情報１１と
の比較を行う。次に、判定回路１２０において、タグ部
保持回路９０から読み出したバリッドビットの中で、ワ
ード選択信号１３により指定された位置のバリッドビッ
トがセットされており、かつ比較回路１１０で比較した
アドレスが一致し（信号線１１１）、さらに入れ替え候
補ビット信号４１がセットされているかどうかを判定す
る。

【００３０】これらの条件が満たされた場合、データ部
保持回路ヒットとなる。データ部保持回路ヒット時に
は、タグ部保持回路９０およびデータ部保持回路１００
内のデータを、それぞれタグ回路４０およびデータ回路
６０内の入れ替え候補ビット（ｃ）のセットされている
エントリ内へ格納する。より詳しくは、選択回路３０お
よび５０が、それぞれ、判定回路１２０からのヒット信
号１２１に基づきタグ部保持回路９０とデータ部保持回
路１００の出力を選択しタグ回路４０、データ回路６０
へ格納する。なお、このとき、タグ部保持回路９０等の
保持内容とタグ回路４０等の保持内容とをスワップする
ようにしてもよい。また、上記格納するエントリの判別
は入れ替え候補ビット（ｃ）がセットされているか否か
ではなく、エントリ選択信号１２によって行うようにし
てもよいが、前者の場合は、エントリ選択信号１２に値
を保持しておく必要がないので、例えばアドレスの先読
み等を行う場合でも確実に格納することができる。

【００３１】また、タグ回路４０のエントリ内の入れ替
え候補ビット（ｃ）をリセットする。データ部保持回路
１００より信号１０１に読み出されたデータは、選択回
路１３０により、ワード選択信号１３に基づいて指定さ
れる位置にあるデータが選択され、出力データ１３１と
して送出される。 （３）キャッシュ／データ部保持回路ミスヒット動作 この動作は、データ回路６０、データ部保持回路１００
内ともにアドレスレジスタ１０内のアドレスに対応する
データが格納されていない場合の動作である。

【００３２】アドレスレジスタ１０によって指定された
エントリのタグ回路４０内のアドレス部（ａｄｒ）バリ
ッドビット部（ｖ０〜ｖ３）、およびデータ回路６０内
のデータ（ｄ０〜ｄ３）をそれぞれ信号４２、４３ａ、
４３ｂ、４３ｃ、４３ｄ、６１ａ、６１ｂ、６１ｃ、６
１ｄとして読み出し、タグ部保持回路９０、データ部保
持回路１００の対応する位置へ格納する。

【００３３】その後、タグ回路４０内のアドレス部（ａ
ｄｒ）へ、アドレスレジスタ１０上のアドレス情報１１
より格納し、入れ替え候補ビット（ｃ）をセットすると
ともに、ワード選択信号１３により指定される位置のバ
リッドをセットし他のバリッドビットをクリアする。ま
た、他のエントリ内の入れ替え候補ビット（ｃ）がセッ
トされている場合は、クリアする。

【００３４】さらに、主記憶装置より読み出したデータ
を、バリッドビットと同様にデータ回路６０内のワード
選択信号１３により指定される位置へ格納する。この処
理の実行中、選択回路３０、５０はそれぞれ、ワード選
択信号１３および書き込みデータ１４を選択する。以上
のように本実施例のよれば、保持回路とタグ回路内に入
れ替え候補ビット（ｃ）を設けることにより、ミスヒッ
トしたエントリの情報を無条件に破棄することなく処理
が行え、キャッシュのヒット率を高めることができる。 （第２実施例）以下、本発明の第２実施例を（図２）に
基づいて説明する。なお、本第２実施例において、前記
第１実施例と同様の機能を有する構成部分については同
一の番号を付して説明を省略する。

【００３５】（図２）はキャッシュメモリ装置の構成を
示すブロック図である。（図２）において、１５０はタ
グ回路４０からの出力、またはアドレス情報１１および
デコーダ２０からの出力を選択して、タグ部保持回路９
０に出力するものである。１６０はデータ回路６０から
の出力、または書き込みデータ１４を選択して、データ
部保持回路１００に出力するものである。

【００３６】選択回路１５０、１６０は、それぞれ、タ
グ回路４０等にエラーがない場合には、タグ回路４０か
らの出力、およびデータ回路６０からの出力を選択し、
前記第１実施例と同様の動作が行われるようになってい
る。１７０、１７１はタグ回路４０あるいはデータ回路
６０の各エントリ毎にエラーの発生の有無を検出する検
出回路である。この検出回路１７０、１７１は、具体的
には、例えばパリティチェック回路等が適用できるが、
このようなハード的な検出回路に代えて、ソフトウェア
で読み書きテスト等を行って検出するようにしてもよ
い。

【００３７】２０１は、前記第１実施例と同様の制御機
能に加えて、何れかのエントリにエラーが発生したとき
に、入れ替え候補ビット（ｃ）を強制的にセットして、
そのエントリに代えてタグ部保持回路９０とデータ部保
持回路１００とが用いられるように制御するようになっ
ている。以上のように構成されたキャッシュメモリ装置
について、以下、何れかのエントリにおいて故障が検出
された場合の動作を説明する。

【００３８】エラーが検出されると、制御回路２０１
は、まず、エラーの発生したエントリに対応するタグ回
路４０内の入れ替え候補ビット（ｃ）をセットし、他の
エントリの入れ替え候補ビット（ｃ）がセットされてい
る場合は、それをクリアする。また、タグ部保持回路９
０内のバリッドビット（ｖ０〜ｖ３）をクリアする。以
降、入れ替え候補ビット（ｃ）のセットされたエントリ
をアクセスした場合、バリッドビット（ｖ０〜ｖ３）が
クリアされているので、判定回路８０は常にミスヒット
と判定する。

【００３９】一方、判定回路１２０は、入れ替え候補ビ
ット（ｃ）のセットされたエントリがアクセスされた場
合、比較回路１１０の比較結果１１１とバリッドビット
９２ａ、９２ｂ、９２ｃ、９２ｄおよびワード選択信号
１３とにより、タグ部保持回路およびデータ部保持回路
内に有効なデータが格納されているかどうかを判定す
る。すなわち、判定回路１２０は、入れ替え候補ビット
（ｃ）の出力に応じて動作し、タグ回路４０のエントリ
セレクトの機能を利用することにより、エラーのあった
エントリと同じ動作をする。

【００４０】また、タグ部保持回路９０、およびデータ
部保持回路１００についてミスヒットが生じた場合に
は、選択回路１５０、および選択回路１６０が、それぞ
れアドレス情報１１、および書き込みデータ１４を選択
することにより、それぞれのデータ等が、タグ部保持回
路９０、およびデータ部保持回路１００に格納される。
以上のように、タグ部保持回路とデータ部保持回路への
入力をそれぞれアドレスレジスタの出力するアドレス
と、主記憶装置から読み出したデータを選択可能となる
よう選択回路を設けると共に、いずれかのエントリ内で
のエラーの発生に応じた制御を行うことにより、タグ回
路またはデータ回路内でエラーが発生した場合でも、そ
のエントリの代わりに、それぞれタグ部保持回路および
データ部保持回路使用することで、キャッシュメモリ装
置全体の使用停止、あるいは、特定のアドレスにおける
キャッシング禁止状態でのキャッシュメモリ装置の使用
を回避することができる。

【００４１】なお、前記第１実施例において、保持回路
への格納はタグ回路およびデータ回路でのミスヒットの
発生毎としたが、タグ回路内のセットされたバリッドビ
ット数に応じて、あるいはソフトウェアにより保持回路
へ格納するかどうかを決定してもよい。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
キャッシュ記憶手段とは別に代替エントリが設けられ、
特定のエントリに対してエントリの二重化が行われるの
で、エントリのリプレースが行われる場合でも、ヒット
率の低下を防止して、処理速度を確実に向上させること
ができるという効果を奏する。

【００４３】また、エントリに動作不良が生じる場合に
は、そのエントリを強制的に代替エントリに切り換える
ことができるので、ヒット率が大きく低下したりして、
処理速度の低下を招くことはなく、また、信頼性を高く
保つことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施例におけるキャッシュメモリ
装置の構成図である。

【図２】本発明の第２実施例におけるキャッシュメモリ
装置の構成図である。

【図３】従来のキャッシュメモリ装置の構成図である。

【符号の説明】

１０ アドレスレジスタ １１ アドレス情報（第１のビット部分） １２ エントリ選択信号（第２のビット部分） １３ ワード選択信号 １４ データ ４０ タグ回路（タグ保持部） ４１ 候補ビット信号（代替情報） ６０ データ回路（データ保持部） ９０ タグ部保持回路（タグ保持部） １００ データ部保持回路（データ保持部） ２００ 制御回路（制御手段） ２０１ 制御回路（動作不良補償制御手段）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 主記憶装置とエントリとのマッピング
   が、ダイレクトマップ方式により行われるキャッシュメ
   モリ装置において、 アドレスにおける第１のビット部分の値を保持するタグ
   保持部、および主記憶装置における前記第１のビット部
   分によって示される領域に格納されるデータを保持する
   データ保持部を有する代替エントリと、 それぞれ、アドレスにおける第２のビット部分の値に対
   応し、アドレスにおける第１のビット部分の値を保持す
   るタグ保持部、主記憶装置における前記第１および第２
   のビット部分によって示される領域に格納されるデータ
   を保持するデータ保持部、および主記憶装置における同
   一の第２のビット部分によって示される領域に格納され
   るデータが前記代替エントリに保持されていることを示
   す代替情報を保持する代替情報保持部を有する複数のエ
   ントリが設けられて成るキャッシュ記憶手段と、 前記キャッシュ記憶手段における有効なデータが保持さ
   れているエントリの保持内容が更新されるときに、元の
   保持内容を前記代替エントリに転送して保持させる一
   方、主記憶装置をアクセスするアドレスにおける第２の
   ビット部分の値に対応するエントリの代替情報保持部に
   代替情報が保持され、かつ、主記憶装置をアクセスする
   アドレスにおける第１のビット部分の値が前記代替エン
   トリに保持されている場合に、代替エントリの保持内容
   を前記第２のビット部分の値に対応するエントリに転送
   して保持させる制御手段とを備えたことを特徴とするキ
   ャッシュメモリ装置。
2. 【請求項２】 前記キャッシュ記憶手段の各エントリ、
   および代替エントリのデータ保持部は、それぞれ、デー
   タを複数のデータから成るブロック単位で保持するよう
   に構成されるとともに、各エントリ、および代替エント
   リは、さらに、前記ブロック内の各データの有効性を示
   す有効データ情報を保持する有効データ情報保持部を有
   することを特徴とする請求項１のキャッシュメモリ装
   置。
3. 【請求項３】 さらに、前記キャッシュ記憶手段の何れ
   かのエントリに動作不良が生じる場合に、そのエントリ
   の代替情報保持部に強制的に代替情報を保持させるとと
   もに、ミスヒット時に代替エントリにおけるタグ保持
   部、およびデータ保持部に、主記憶装置をアクセスする
   アドレスにおける第１のビット部分の値、および主記憶
   装置から読み出されたデータを直接入力し、保持させる
   動作不良補償制御手段を備えたことを特徴とする請求項
   １のキャッシュメモリ装置。