JPH0512130A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0512130A JPH0512130A JP3163277A JP16327791A JPH0512130A JP H0512130 A JPH0512130 A JP H0512130A JP 3163277 A JP3163277 A JP 3163277A JP 16327791 A JP16327791 A JP 16327791A JP H0512130 A JPH0512130 A JP H0512130A
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- JP
- Japan
- Prior art keywords
- code
- information
- decoder
- input
- determination
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- Pending
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- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 1
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- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 メモリ装置の内部に収納される情報の機密保
持を確保する。 【構成】 判定コードを含むアドレス・コード１０１
は、第１デコーダ１１および第２デコーダ１２を介し
て、制御部１３に入力され、同時に判定部１４にも入力
される。判定部１４においては、前記判定コードは、予
め設定されている判定コードと比較され、一致する場合
には記憶部１５を選択する状態が保持され、チップ・イ
ネーブル入力１０２がイネーブルの時には、制御部１３
により、当該アドレス・データに対応する記憶部１５の
情報が選択され、セレクタ１６を介してアウトプット・
バッファ１７に入力される。アウトプット・バッファ１
７においては、チップ・イネーブル入力１０２がイネー
ブルの時には、当該情報は外部に出力される。また、判
定コードが一致しない場合には、制御部１３によりアド
レス・データ入力は遮断され、アウトプット・バッファ
１７に入力されるチップ・イネーブル入力１０２がイネ
ーブルの時点においても、記憶部１４の情報が外部に出
力されることはない。
持を確保する。 【構成】 判定コードを含むアドレス・コード１０１
は、第１デコーダ１１および第２デコーダ１２を介し
て、制御部１３に入力され、同時に判定部１４にも入力
される。判定部１４においては、前記判定コードは、予
め設定されている判定コードと比較され、一致する場合
には記憶部１５を選択する状態が保持され、チップ・イ
ネーブル入力１０２がイネーブルの時には、制御部１３
により、当該アドレス・データに対応する記憶部１５の
情報が選択され、セレクタ１６を介してアウトプット・
バッファ１７に入力される。アウトプット・バッファ１
７においては、チップ・イネーブル入力１０２がイネー
ブルの時には、当該情報は外部に出力される。また、判
定コードが一致しない場合には、制御部１３によりアド
レス・データ入力は遮断され、アウトプット・バッファ
１７に入力されるチップ・イネーブル入力１０２がイネ
ーブルの時点においても、記憶部１４の情報が外部に出
力されることはない。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関する。
【０００２】
【従来の技術】従来のメモリ装置は、図３に示されるよ
うに、第１デコーダ３１、第２デコーダ３２、記憶部３
３、セレクタ３４およびアウトプット・バッファ３５に
より構成されており、アドレス・コード３０１が入力さ
れると、このアドレス・コード３０１は、チップ・イネ
ーブル入力３０２がイネーブルの時には、第１デコータ
３１および第２デコーダ３２を通して記憶部３３および
セレクタ３４に入力される。このアドレス・コードに対
応して選択される記憶部３３内の情報は、セレクタ３４
を介してアウトプット・バッファ３５に入力され、アウ
トプット・バッファ３５において、イネーブルのチップ
・イネーブル入力３０２を介して、外部に出力される
うに、第１デコーダ３１、第２デコーダ３２、記憶部３
３、セレクタ３４およびアウトプット・バッファ３５に
より構成されており、アドレス・コード３０１が入力さ
れると、このアドレス・コード３０１は、チップ・イネ
ーブル入力３０２がイネーブルの時には、第１デコータ
３１および第２デコーダ３２を通して記憶部３３および
セレクタ３４に入力される。このアドレス・コードに対
応して選択される記憶部３３内の情報は、セレクタ３４
を介してアウトプット・バッファ３５に入力され、アウ
トプット・バッファ３５において、イネーブルのチップ
・イネーブル入力３０２を介して、外部に出力される
【発明が解決しようとする課題】上述した従来のメモリ
装置においては、アドレス・コード３０１が入力される
と、第１デコーダ３１および第２デコータ３２を通し
て、記憶部３３およびセレクタ３４において選択された
情報が、チップイネーブル入力３０２により、アウトプ
ット・バッファ３５を経由して、容易に外部に出力され
るように構成されており、このために、当該メモリ装置
内の内部記憶情報が、第３者により容易に知られ得る状
態にあり、機密性に欠けるという欠点がある。
装置においては、アドレス・コード３０１が入力される
と、第１デコーダ３１および第２デコータ３２を通し
て、記憶部３３およびセレクタ３４において選択された
情報が、チップイネーブル入力３０２により、アウトプ
ット・バッファ３５を経由して、容易に外部に出力され
るように構成されており、このために、当該メモリ装置
内の内部記憶情報が、第３者により容易に知られ得る状
態にあり、機密性に欠けるという欠点がある。
【０００３】
【課題を解決するための手段】本発明のメモリ装置は、
内蔵される記憶部に収納されている情報の読出し時に入
力される、所定の判定コードを含むアドレス・コードを
受けて、予め設定されている特定の判定コードと前記ア
ドレス・コードに含まれる判定コードとの一致・不一致
を判定するコード判定手段と、前記コード判定手段から
出力される一致判定信号または不一致判定信号を受け
て、前記アドレス・コードによる前記記憶部に対するア
クセスを制御することにより、前記記憶部に収納される
情報の読出しの可否を選択する制御手段とを備えて構成
される。なお、前記記憶部はＲＯＭにより形成してもよ
い。
内蔵される記憶部に収納されている情報の読出し時に入
力される、所定の判定コードを含むアドレス・コードを
受けて、予め設定されている特定の判定コードと前記ア
ドレス・コードに含まれる判定コードとの一致・不一致
を判定するコード判定手段と、前記コード判定手段から
出力される一致判定信号または不一致判定信号を受け
て、前記アドレス・コードによる前記記憶部に対するア
クセスを制御することにより、前記記憶部に収納される
情報の読出しの可否を選択する制御手段とを備えて構成
される。なお、前記記憶部はＲＯＭにより形成してもよ
い。
【０００４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００５】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、第１
デコーダ１１と、第２デコーダ１２と、制御部１３と、
判定部１４と、記憶部１５と、セレクタ１６と、アウト
プット・バッファ１７とを備えて構成されている。
ク図である。図１に示されるように、本実施例は、第１
デコーダ１１と、第２デコーダ１２と、制御部１３と、
判定部１４と、記憶部１５と、セレクタ１６と、アウト
プット・バッファ１７とを備えて構成されている。
【０００６】図１において、判定コードを含むアドレス
・コード１０１が入力されると、第１デコーダ１１およ
び第２デコーダ１２に対して、当該アドレス・コード１
０１が、それぞれ直接に入力されるとともに、同時に判
定部１４にも入力される。判定部１４においては、前記
判定コードは、予め設定されている判定コードと比較さ
れ、両判定コードが一致する場合には、一致判定信号が
出力されて制御部１３に入力される。この場合において
は、前記一致判定信号を受けて記憶部１５を選択する状
態が保持され、チップ・イネーブル入力１０２がイネー
ブルの時には、第１デコーダ１１および第２デコーダ１
２を経由して入力されるアドレス・データは、制御部１
３を経由して記憶部１５とセレクタ１６において選択さ
れ、前記アドレス・データに対応する記憶部１５に収納
されている情報は、セレクタ１６を介してアウトプット
・バッファ１７に入力される。アウトプット・バッファ
１７においては、チップ・イネーブル入力１０２がイネ
ーブルの時には、当該アウトプット・バッファ１７を通
して記憶部１５の情報が外部に出力され、以後において
は、通常のメモリ装置としての動作が行われる。
・コード１０１が入力されると、第１デコーダ１１およ
び第２デコーダ１２に対して、当該アドレス・コード１
０１が、それぞれ直接に入力されるとともに、同時に判
定部１４にも入力される。判定部１４においては、前記
判定コードは、予め設定されている判定コードと比較さ
れ、両判定コードが一致する場合には、一致判定信号が
出力されて制御部１３に入力される。この場合において
は、前記一致判定信号を受けて記憶部１５を選択する状
態が保持され、チップ・イネーブル入力１０２がイネー
ブルの時には、第１デコーダ１１および第２デコーダ１
２を経由して入力されるアドレス・データは、制御部１
３を経由して記憶部１５とセレクタ１６において選択さ
れ、前記アドレス・データに対応する記憶部１５に収納
されている情報は、セレクタ１６を介してアウトプット
・バッファ１７に入力される。アウトプット・バッファ
１７においては、チップ・イネーブル入力１０２がイネ
ーブルの時には、当該アウトプット・バッファ１７を通
して記憶部１５の情報が外部に出力され、以後において
は、通常のメモリ装置としての動作が行われる。
【０００７】次に、判定コードを含むアドレス・コード
１０１の判定コードが、判定部１４において、予め設定
されている判定コードと一致しない場合には、判定部１
４より不一致判定信号が出力されて制御部１３に入力さ
れる。この場合には、制御部１３により、第１デコーダ
１１および第２デコーダ１２を経由して出力されるアド
レス・データは、記憶部１５とセレクタ１６に伝達され
ず、これにより、記憶部１５の情報は、アウトプット・
バッファ１７に入力されるチップ・イネーブル入力１０
２がイネーブルの時点においても、外部に出力されるこ
とはない。
１０１の判定コードが、判定部１４において、予め設定
されている判定コードと一致しない場合には、判定部１
４より不一致判定信号が出力されて制御部１３に入力さ
れる。この場合には、制御部１３により、第１デコーダ
１１および第２デコーダ１２を経由して出力されるアド
レス・データは、記憶部１５とセレクタ１６に伝達され
ず、これにより、記憶部１５の情報は、アウトプット・
バッファ１７に入力されるチップ・イネーブル入力１０
２がイネーブルの時点においても、外部に出力されるこ
とはない。
【０００８】図２に示されるのは、本発明の第２の実施
例を示すブロック図であり、本発明を半導体集積回路に
応用した場合の一例である。図２に示されるように、本
実施例は、ＲＯＭ２１と、判定部２２と、制御部２３と
を備えて構成されている。
例を示すブロック図であり、本発明を半導体集積回路に
応用した場合の一例である。図２に示されるように、本
実施例は、ＲＯＭ２１と、判定部２２と、制御部２３と
を備えて構成されている。
【０００９】図２において、所定の判定コードを含むア
ドレス・コード２０１が入力され、それぞれＲＯＭ２１
および判定部２２に入力される。このアドレス・コード
２０１に含まれる判定コードは、判定部２２において、
予め設定されている判定コードを含む信号と比較され、
両判定コードが一致する場合および一致しない場合のそ
れぞれの場合に応じて、一致判定信号または不一致判定
信号が出力されて、制御部２３に入力される。制御部２
３においては、判定部２２より一致判定信号が入力され
る場合には、ＲＯＭ２１より送られてくる情報が選択さ
れ、アドレス・コード２０１にに対応するＲＯＭ２１内
の情報が、制御部２３を介して外部に出力される。以
後、通常のＲＯＭとしての動作が行われる。また、判定
部２２より不一致判定信号が制御部２３に入力される場
合には、アドレス・コード２０１に対応するＲＯＭ２１
内の情報は制御部２３において遮断されて、一切外部に
出力されることがない。
ドレス・コード２０１が入力され、それぞれＲＯＭ２１
および判定部２２に入力される。このアドレス・コード
２０１に含まれる判定コードは、判定部２２において、
予め設定されている判定コードを含む信号と比較され、
両判定コードが一致する場合および一致しない場合のそ
れぞれの場合に応じて、一致判定信号または不一致判定
信号が出力されて、制御部２３に入力される。制御部２
３においては、判定部２２より一致判定信号が入力され
る場合には、ＲＯＭ２１より送られてくる情報が選択さ
れ、アドレス・コード２０１にに対応するＲＯＭ２１内
の情報が、制御部２３を介して外部に出力される。以
後、通常のＲＯＭとしての動作が行われる。また、判定
部２２より不一致判定信号が制御部２３に入力される場
合には、アドレス・コード２０１に対応するＲＯＭ２１
内の情報は制御部２３において遮断されて、一切外部に
出力されることがない。
【００１０】
【発明の効果】以上説明したように、本発明は、当該メ
モリ装置内に収納されている情報の読出し時において、
アドレス・コードに所定の判定コードを包含して入力
し、当該判定コードをチェックして前記情報の読出しの
可否を判定することにより、情報の機密保持を維持する
ことができるという効果がある。
モリ装置内に収納されている情報の読出し時において、
アドレス・コードに所定の判定コードを包含して入力
し、当該判定コードをチェックして前記情報の読出しの
可否を判定することにより、情報の機密保持を維持する
ことができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
１１、３１ 第１デコーダ
１２、３２ 第２デコーダ
１３、２３ 制御部
１４、２２ 判定部
１５、３３ 記憶部
１６、３４ セレクタ
１７、３５ アウトプット・バッファ
２１ ＲＯＭ
Claims (2)
- 【請求項１】 内蔵される記憶部に収納されている情報
の読出し時に入力される、所定の判定コードを含むアド
レス・コードを受けて、予め設定されている特定の判定
コードと前記アドレス・コードに含まれる判定コードと
の一致・不一致を判定するコード判定手段と、 前記コード判定手段から出力される一致判定信号または
不一致判定信号を受けて、前記アドレス・コードによる
前記記憶部に対するアクセスを制御することにより、前
記記憶部に収納される情報の読出しの可否を選択する制
御手段と、 を備えることを特徴とするメモリ装置。 - 【請求項２】 前記記憶部がＲＯＭにより形成される請
求項１記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163277A JPH0512130A (ja) | 1991-07-04 | 1991-07-04 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163277A JPH0512130A (ja) | 1991-07-04 | 1991-07-04 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512130A true JPH0512130A (ja) | 1993-01-22 |
Family
ID=15770755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163277A Pending JPH0512130A (ja) | 1991-07-04 | 1991-07-04 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7284134B2 (en) | 2001-05-10 | 2007-10-16 | Matsushita Electric Industrial Co., Ltd. | ID installable LSI, secret key installation method, LSI test method, and LSI development method |
-
1991
- 1991-07-04 JP JP3163277A patent/JPH0512130A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7284134B2 (en) | 2001-05-10 | 2007-10-16 | Matsushita Electric Industrial Co., Ltd. | ID installable LSI, secret key installation method, LSI test method, and LSI development method |
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