JPH05121680A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05121680A JPH05121680A JP3305692A JP30569291A JPH05121680A JP H05121680 A JPH05121680 A JP H05121680A JP 3305692 A JP3305692 A JP 3305692A JP 30569291 A JP30569291 A JP 30569291A JP H05121680 A JPH05121680 A JP H05121680A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 40
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 24
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- 238000000034 method Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012356 Product development Methods 0.000 description 1
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- 239000012535 impurity Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 出力に付加する拡散容量を低減して高速化を
図り、電流能力も簡単な配線により容易に可変できるよ
うにしたマスタースライス方式の半導体集積回路装置を
提供する。 【構成】 半導体集積回路装置を構成する基本素子集合
を、Ｐ+ 型拡散領域７からなるソースあるいはドレイン
領域を共有しリング状に配置される４個のＰチャネルＭ
ＯＳトランジスタＭＰ１〜ＭＰ４と、同じくＮ+ 型拡散
領域８からなるソースあるいはドレイン領域を共有しリ
ング状に配置される４個のＮチャネルＭＯＳトランジス
タＭＮ１〜ＭＮ４とで構成し、トランジスタＭＰ３とト
ランジスタＭＮ２のゲート電極及びトランジスタＭＰ４
とトランジスタＭＮ１のゲート電極をそれぞれ共通電極
４，３で形成する。
図り、電流能力も簡単な配線により容易に可変できるよ
うにしたマスタースライス方式の半導体集積回路装置を
提供する。 【構成】 半導体集積回路装置を構成する基本素子集合
を、Ｐ+ 型拡散領域７からなるソースあるいはドレイン
領域を共有しリング状に配置される４個のＰチャネルＭ
ＯＳトランジスタＭＰ１〜ＭＰ４と、同じくＮ+ 型拡散
領域８からなるソースあるいはドレイン領域を共有しリ
ング状に配置される４個のＮチャネルＭＯＳトランジス
タＭＮ１〜ＭＮ４とで構成し、トランジスタＭＰ３とト
ランジスタＭＮ２のゲート電極及びトランジスタＭＰ４
とトランジスタＭＮ１のゲート電極をそれぞれ共通電極
４，３で形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特にマスタースライス方式によるＭＯＳ型半導
体集積回路装置に関する。
に関し、特にマスタースライス方式によるＭＯＳ型半導
体集積回路装置に関する。
【０００２】
【従来の技術】従来、集積回路が大型化するにつれて多
品種少量生産の傾向が著しくなり、製造コストを低減し
製造期間を短縮するために、マスタースライス方式によ
る集積回路が注目されている。
品種少量生産の傾向が著しくなり、製造コストを低減し
製造期間を短縮するために、マスタースライス方式によ
る集積回路が注目されている。
【０００３】マスタースライス方式は、一つの半導体チ
ップ中に、トランジスタや抵抗などからなる基本素子集
合を、予め大量に作成しておき、開発品種に応じて配線
マスクを作成してトランジスタや抵抗間を接続して所望
の回路動作を有する集積回路を完成させるものである。
ップ中に、トランジスタや抵抗などからなる基本素子集
合を、予め大量に作成しておき、開発品種に応じて配線
マスクを作成してトランジスタや抵抗間を接続して所望
の回路動作を有する集積回路を完成させるものである。
【０００４】マスタースライス方式によれば、トランジ
スタや抵抗などからなる基本素子集合は、予め大量に形
成されているので、品種開発の要請が生じた時点で配線
用のマスクのみを作成すればよく、開発期間が短縮され
る。またその基本素子集合は種々の集積回路に共通に使
用可能であるから、開発コストも低減される。
スタや抵抗などからなる基本素子集合は、予め大量に形
成されているので、品種開発の要請が生じた時点で配線
用のマスクのみを作成すればよく、開発期間が短縮され
る。またその基本素子集合は種々の集積回路に共通に使
用可能であるから、開発コストも低減される。
【０００５】このようなマスタースライス方式の集積回
路は、トランジスタや抵抗等からなる基本素子集合を半
導体チップの所望領域に整然とした行列形式に配置する
のが一般的であり、このように標準化することにより電
子計算機による自動配置，配線処理が有効に採用できる
ようになっている。
路は、トランジスタや抵抗等からなる基本素子集合を半
導体チップの所望領域に整然とした行列形式に配置する
のが一般的であり、このように標準化することにより電
子計算機による自動配置，配線処理が有効に採用できる
ようになっている。
【０００６】次に、かかるマスタースライス方式による
集積回路の構成例を図10に基づいて説明する。この構成
例は特公昭５９−２５３８１号公報等で開示されている
ものであるが、図10の（Ａ）に示すように、基本素子集
合は、ソース領域あるいはドレイン領域を共有する２個
のＰチャネルＭＯＳトランジスタＴＲ1 ，ＴＲ2 と、同
じくソース領域あるいはドレイン領域を共有する２個の
ＮチャネルＭＯＳトランジスタＴＲ3 ，ＴＲ4 の合計４
個のトランジスタで構成されている。
集積回路の構成例を図10に基づいて説明する。この構成
例は特公昭５９−２５３８１号公報等で開示されている
ものであるが、図10の（Ａ）に示すように、基本素子集
合は、ソース領域あるいはドレイン領域を共有する２個
のＰチャネルＭＯＳトランジスタＴＲ1 ，ＴＲ2 と、同
じくソース領域あるいはドレイン領域を共有する２個の
ＮチャネルＭＯＳトランジスタＴＲ3 ，ＴＲ4 の合計４
個のトランジスタで構成されている。
【０００７】図10の（Ｂ）は、基本素子集合のパターン
構成を示す図で、51は第１のゲート電極、51ａ，51ｂ，
51ｃは第１のゲート電極51の取り出し部、52は第２のゲ
ート電極、52ａ，52ｂ，52ｃは第２のゲート電極52の取
り出し部、53, 54, 55はＮ+ 型拡散領域で、Ｎチャネル
型トランジスタＴＲ3 ，ＴＲ4 のソース及びドレイン領
域を形成している。56, 57, 58はＰ+ 型拡散領域で、Ｐ
チャネル型トランジスタＴＲ1 ，ＴＲ2 のソース及びド
レイン領域を形成している。
構成を示す図で、51は第１のゲート電極、51ａ，51ｂ，
51ｃは第１のゲート電極51の取り出し部、52は第２のゲ
ート電極、52ａ，52ｂ，52ｃは第２のゲート電極52の取
り出し部、53, 54, 55はＮ+ 型拡散領域で、Ｎチャネル
型トランジスタＴＲ3 ，ＴＲ4 のソース及びドレイン領
域を形成している。56, 57, 58はＰ+ 型拡散領域で、Ｐ
チャネル型トランジスタＴＲ1 ，ＴＲ2 のソース及びド
レイン領域を形成している。
【０００８】このような構成のマスタースライス方式の
集積回路においては、基本素子集合の配線構造は、複雑
な配線構造を用いることなく、ゲート電極配線のみにな
っているため、小型で且つマクロセル及びマクロセル間
の配線領域として使用することができ、設計の自由度は
非常に高いものである。
集積回路においては、基本素子集合の配線構造は、複雑
な配線構造を用いることなく、ゲート電極配線のみにな
っているため、小型で且つマクロセル及びマクロセル間
の配線領域として使用することができ、設計の自由度は
非常に高いものである。
【０００９】
【発明が解決しようとする課題】しかしながら、近年、
高速化の要求が高く、ゲート長の微細化も極限まで達し
てきている。そこで、従来の構成のマスタースライス方
式の集積回路では、電流能力を高めるため、ゲート幅を
大きくすることが考えられる。しかしゲート幅を広げる
と、それに伴いドレイン出力のＮ+型拡散領域53, 54, 5
5及びＰ+ 型拡散領域56, 57, 58の面積も大きくなるた
め、拡散容量が出力に付加して大きくなり、必ずしもス
ピードアップにつながらない。
高速化の要求が高く、ゲート長の微細化も極限まで達し
てきている。そこで、従来の構成のマスタースライス方
式の集積回路では、電流能力を高めるため、ゲート幅を
大きくすることが考えられる。しかしゲート幅を広げる
と、それに伴いドレイン出力のＮ+型拡散領域53, 54, 5
5及びＰ+ 型拡散領域56, 57, 58の面積も大きくなるた
め、拡散容量が出力に付加して大きくなり、必ずしもス
ピードアップにつながらない。
【００１０】また一方、トランスファーゲートやディレ
イセル等のマクロセルについては、電流能力を落として
消費電力や電源ノイズを低減化させる要求もあり、従来
のマスタースライス方式の集積回路の構成では、単一の
電流能力なので、基本素子を数種類準備している状況に
ある。
イセル等のマクロセルについては、電流能力を落として
消費電力や電源ノイズを低減化させる要求もあり、従来
のマスタースライス方式の集積回路の構成では、単一の
電流能力なので、基本素子を数種類準備している状況に
ある。
【００１１】本発明は、従来のマスタースライス方式の
集積回路における上記問題点を解消するためになされた
もので、出力に付加する拡散容量を低減し、電流能力も
必要に応じ、より少ない配線によって可変できるように
したマスタースライス方式の半導体集積回路装置を提供
することを目的とする。
集積回路における上記問題点を解消するためになされた
もので、出力に付加する拡散容量を低減し、電流能力も
必要に応じ、より少ない配線によって可変できるように
したマスタースライス方式の半導体集積回路装置を提供
することを目的とする。
【００１２】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、複数の基本素子集合が配列さ
れ、該基本素子間が配線層により接続されるマスタース
ライス方式の半導体集積回路装置において、前記基本素
子集合の各々が、第１乃至第４の一導電型チャネルＭＯ
Ｓトランジスタと第５乃至第８の反対導電型チャネルＭ
ＯＳトランジスタの８個のトランジスタを有し、前記第
１のトランジスタのソース（又はドレイン）領域と前記
第２のトランジスタのドレイン（又はソース）領域とが
共有の一導電型拡散領域で構成され、前記第２のトラン
ジスタのソース（又はドレイン）領域と前記第３のトラ
ンジスタのドレイン（又はソース）領域とが共有の一導
電型拡散領域で構成され、前記第３のトランジスタのソ
ース（又はドレイン）領域と前記第４のトランジスタの
ドレイン（又はソース）領域とが共有の一導電型拡散領
域で構成され、前記第４のトランジスタのソース（又は
ドレイン）領域と前記第１のトランジスタのドレイン
（又はソース）領域とが共有の一導電型拡散領域で構成
され、前記第１乃至第４のトランジスタにおけるソース
又はドレイン領域を構成する前記一導電型拡散領域がリ
ング状に配置されており、前記第５のトランジスタのソ
ース（又はドレイン）領域と前記第６のトランジスタの
ドレイン（又はソース）領域とが共有の反対導電型拡散
領域で構成され、前記第６のトランジスタのソース（又
はドレイン）領域と前記第７のトランジスタのドレイン
（又はソース）領域とが共有の反対導電型拡散領域で構
成され、前記第７のトランジスタのソース（又はドレイ
ン）領域と前記第８のトランジスタのドレイン（又はソ
ース）領域とが共有の反対導電型拡散領域で構成され、
前記第８のトランジスタのソース（又はドレイン）領域
と前記第５のトランジスタのドレイン（又はソース）領
域とが共有の反対導電型拡散領域で構成され、そして前
記第５乃至第８のトランジスタにおけるソース又はドレ
イン領域を構成する前記反対導電型拡散領域をリング状
に配置され、且つ前記第３と第６のトランジスタのゲー
ト電極及び前記第４と第５のトランジスタのゲート電極
が、それぞれ単一の導体層からなる共通電極で構成さ
れ、該共通電極は両端部及び一導電型チャネルＭＯＳト
ランジスタと反対導電型チャネルＭＯＳトランジスタと
の間の中央部にコンタクトを備え、前記第１及び第３の
トランジスタの各ゲート電極と第５及び第７のトランジ
スタの各ゲート電極はそれぞれ平行な位置関係にあり、
また第２及び第４のトランジスタの各ゲート電極と第６
及び第８のトランジスタの各ゲート電極もそれぞれ平行
な位置関係で配置して構成するものである。
決するため、本発明は、複数の基本素子集合が配列さ
れ、該基本素子間が配線層により接続されるマスタース
ライス方式の半導体集積回路装置において、前記基本素
子集合の各々が、第１乃至第４の一導電型チャネルＭＯ
Ｓトランジスタと第５乃至第８の反対導電型チャネルＭ
ＯＳトランジスタの８個のトランジスタを有し、前記第
１のトランジスタのソース（又はドレイン）領域と前記
第２のトランジスタのドレイン（又はソース）領域とが
共有の一導電型拡散領域で構成され、前記第２のトラン
ジスタのソース（又はドレイン）領域と前記第３のトラ
ンジスタのドレイン（又はソース）領域とが共有の一導
電型拡散領域で構成され、前記第３のトランジスタのソ
ース（又はドレイン）領域と前記第４のトランジスタの
ドレイン（又はソース）領域とが共有の一導電型拡散領
域で構成され、前記第４のトランジスタのソース（又は
ドレイン）領域と前記第１のトランジスタのドレイン
（又はソース）領域とが共有の一導電型拡散領域で構成
され、前記第１乃至第４のトランジスタにおけるソース
又はドレイン領域を構成する前記一導電型拡散領域がリ
ング状に配置されており、前記第５のトランジスタのソ
ース（又はドレイン）領域と前記第６のトランジスタの
ドレイン（又はソース）領域とが共有の反対導電型拡散
領域で構成され、前記第６のトランジスタのソース（又
はドレイン）領域と前記第７のトランジスタのドレイン
（又はソース）領域とが共有の反対導電型拡散領域で構
成され、前記第７のトランジスタのソース（又はドレイ
ン）領域と前記第８のトランジスタのドレイン（又はソ
ース）領域とが共有の反対導電型拡散領域で構成され、
前記第８のトランジスタのソース（又はドレイン）領域
と前記第５のトランジスタのドレイン（又はソース）領
域とが共有の反対導電型拡散領域で構成され、そして前
記第５乃至第８のトランジスタにおけるソース又はドレ
イン領域を構成する前記反対導電型拡散領域をリング状
に配置され、且つ前記第３と第６のトランジスタのゲー
ト電極及び前記第４と第５のトランジスタのゲート電極
が、それぞれ単一の導体層からなる共通電極で構成さ
れ、該共通電極は両端部及び一導電型チャネルＭＯＳト
ランジスタと反対導電型チャネルＭＯＳトランジスタと
の間の中央部にコンタクトを備え、前記第１及び第３の
トランジスタの各ゲート電極と第５及び第７のトランジ
スタの各ゲート電極はそれぞれ平行な位置関係にあり、
また第２及び第４のトランジスタの各ゲート電極と第６
及び第８のトランジスタの各ゲート電極もそれぞれ平行
な位置関係で配置して構成するものである。
【００１３】このように各基本素子集合を、ソース領域
あるいはドレイン領域を共有しリング状に構成される４
個の一導電型チャネルＭＯＳトランジスタと、同じくソ
ース領域あるいはドレイン領域を共有しリング状に構成
される４個の反対導電型チャネルＭＯＳトランジスタの
合計８個のトランジスタで構成しているので、ソース及
びドレイン領域を構成する拡散領域を大きくせずにゲー
ト幅を広げることが可能となり、出力に付加する拡散容
量を低減し高速化を計ることができる。また８個のトラ
ンジスタを適宜配線することにより、より少ない配線で
電流能力を容易に可変にすることができる。
あるいはドレイン領域を共有しリング状に構成される４
個の一導電型チャネルＭＯＳトランジスタと、同じくソ
ース領域あるいはドレイン領域を共有しリング状に構成
される４個の反対導電型チャネルＭＯＳトランジスタの
合計８個のトランジスタで構成しているので、ソース及
びドレイン領域を構成する拡散領域を大きくせずにゲー
ト幅を広げることが可能となり、出力に付加する拡散容
量を低減し高速化を計ることができる。また８個のトラ
ンジスタを適宜配線することにより、より少ない配線で
電流能力を容易に可変にすることができる。
【００１４】
【実施例】次に実施例について説明する。図１は、本発
明に係るマスタースライス方式の半導体集積回路装置の
一実施例における基本素子集合の回路構成図である。該
基本素子集合は４個のＰチャネル型ＭＯＳトランジスタ
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４と、４個のＮチャネル
型ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４
とで構成されている。そして隣接する同一チャネル同士
のトランジスタは、そのソース又はドレインを共有して
リング状に接続されており、Ｐチャネル型ＭＯＳトラン
ジスタＭＰ３とＮチャネル型ＭＯＳトランジスタＭＮ２
の各ゲート電極、並びにＰチャネル型ＭＯＳトランジス
タＭＰ４とＮチャネル型ＭＯＳトランジスタＭＮ１の各
ゲート電極は、それぞれ単一の導体層で共通に構成され
ている。
明に係るマスタースライス方式の半導体集積回路装置の
一実施例における基本素子集合の回路構成図である。該
基本素子集合は４個のＰチャネル型ＭＯＳトランジスタ
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４と、４個のＮチャネル
型ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４
とで構成されている。そして隣接する同一チャネル同士
のトランジスタは、そのソース又はドレインを共有して
リング状に接続されており、Ｐチャネル型ＭＯＳトラン
ジスタＭＰ３とＮチャネル型ＭＯＳトランジスタＭＮ２
の各ゲート電極、並びにＰチャネル型ＭＯＳトランジス
タＭＰ４とＮチャネル型ＭＯＳトランジスタＭＮ１の各
ゲート電極は、それぞれ単一の導体層で共通に構成され
ている。
【００１５】図２は、図１に示した回路構成の基本素子
集合を実現する不純物拡散領域とゲート電極並びにコン
タクトのパターンを示す図である。図において、３，４
は共通ゲート電極で、それぞれ図１に示したトランジス
タＭＰ４，ＭＮ１のゲート電極と、トランジスタＭＰ
３，ＭＮ２のゲート電極に相当する。そしてこれらの共
通のゲート電極３，４は、その両端部３ａ，３ｃ及び４
ａ，４ｃと、Ｐチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタの間の中間部３ｂ，４ｂにコ
ンタクトを備えている。またＰチャネル型ＭＯＳトラン
ジスタＭＰ１，ＭＰ３の各ゲート電極１，４と、Ｎチャ
ネル型ＭＯＳトランジスタＭＮ１，ＭＮ３の各ゲート電
極３，５とは、それぞれ平行な位置関係で配置され、ま
たＰチャネル型ＭＯＳトランジスタＭＰ２，ＭＰ４の各
ゲート電極２，３と、Ｎチャネル型ＭＯＳトランジスタ
ＭＮ２，ＭＮ４の各ゲート電極４，６とは、それぞれ平
行な位置関係で配置されている。
集合を実現する不純物拡散領域とゲート電極並びにコン
タクトのパターンを示す図である。図において、３，４
は共通ゲート電極で、それぞれ図１に示したトランジス
タＭＰ４，ＭＮ１のゲート電極と、トランジスタＭＰ
３，ＭＮ２のゲート電極に相当する。そしてこれらの共
通のゲート電極３，４は、その両端部３ａ，３ｃ及び４
ａ，４ｃと、Ｐチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタの間の中間部３ｂ，４ｂにコ
ンタクトを備えている。またＰチャネル型ＭＯＳトラン
ジスタＭＰ１，ＭＰ３の各ゲート電極１，４と、Ｎチャ
ネル型ＭＯＳトランジスタＭＮ１，ＭＮ３の各ゲート電
極３，５とは、それぞれ平行な位置関係で配置され、ま
たＰチャネル型ＭＯＳトランジスタＭＰ２，ＭＰ４の各
ゲート電極２，３と、Ｎチャネル型ＭＯＳトランジスタ
ＭＮ２，ＭＮ４の各ゲート電極４，６とは、それぞれ平
行な位置関係で配置されている。
【００１６】図２において、７はＰ+ 型拡散領域でＰチ
ャネル型ＭＯＳトランジスタＭＰ１〜ＭＰ４のソース及
びドレイン領域を構成し、リング状のパターンになって
いる。同様に、８はＮ+ 型拡散領域でＮチャネル型ＭＯ
ＳトランジスタＭＮ１〜ＭＮ４のソース及びドレイン領
域を構成し、リング状のパターンとなっている。そして
このように構成した基本素子集合は、マトリクス状に配
置され、各基本素子集合のＰチャネル型ＭＯＳトランジ
スタＭＰ１，ＭＰ２のゲート電極１，２に対して、非接
続状態で交差して電源ＶDD供給用配線９が設けられ、同
様にＮチャネル型ＭＯＳトランジスタＭＮ３，ＭＮ４の
ゲート電極５，６に対して、非接続状態で交差して電源
ＶSS供給用配線10が設けられている。
ャネル型ＭＯＳトランジスタＭＰ１〜ＭＰ４のソース及
びドレイン領域を構成し、リング状のパターンになって
いる。同様に、８はＮ+ 型拡散領域でＮチャネル型ＭＯ
ＳトランジスタＭＮ１〜ＭＮ４のソース及びドレイン領
域を構成し、リング状のパターンとなっている。そして
このように構成した基本素子集合は、マトリクス状に配
置され、各基本素子集合のＰチャネル型ＭＯＳトランジ
スタＭＰ１，ＭＰ２のゲート電極１，２に対して、非接
続状態で交差して電源ＶDD供給用配線９が設けられ、同
様にＮチャネル型ＭＯＳトランジスタＭＮ３，ＭＮ４の
ゲート電極５，６に対して、非接続状態で交差して電源
ＶSS供給用配線10が設けられている。
【００１７】なおリング状に形成されているＰ+ 型拡散
領域７のリングの幅に対して、同じくリング状に形成さ
れているＮ+ 型拡散領域８のリングの幅が細く設定され
ている。これは次の理由による。すなわち、基本素子集
合を用いて構成されるマクロセル（例えばインバータ）
の論理スレッシュ電圧が１／２ＶDDとなるようにノイズ
マージンを大きくするために、ゲート幅をＮチャネルト
ランジスタの方が小さくなるように設定している。
領域７のリングの幅に対して、同じくリング状に形成さ
れているＮ+ 型拡散領域８のリングの幅が細く設定され
ている。これは次の理由による。すなわち、基本素子集
合を用いて構成されるマクロセル（例えばインバータ）
の論理スレッシュ電圧が１／２ＶDDとなるようにノイズ
マージンを大きくするために、ゲート幅をＮチャネルト
ランジスタの方が小さくなるように設定している。
【００１８】上記のように構成された基本素子集合を用
いて適宜配線を行うことにより、マクロセルを形成する
ことが可能である。図３にインバータ回路の論理シンボ
ル図、図４に実際のインバータ回路の回路図を示す。な
お図４において、11はＰチャネルＭＯＳトランジスタ、
12はＮチャネルＭＯＳトランジスタである。このインバ
ータ回路を本発明に係る上記基本素子集合を用いて、電
流能力を１倍，２倍，３倍，４倍としたインバータ回路
を構成するパターン図を図５の（Ａ），（Ｂ），
（Ｃ），（Ｄ）に示す。図中、太い実線はAl配線、×印
を付した□印はコンタクトの位置を示す。このように、
この基本素子集合１つで、４種類の異なる電流能力のマ
クロセルをより少ない配線で構成することができる。ま
た図５の（Ｄ）に示す４倍の電流能力のインバータ回路
においては、ゲート電極が45°傾いて配置されているの
で、同じドレイン面積でゲート幅が２1/2 倍となり、電
流能力も２1/2 倍と大きくなり、素子のスピードアップ
を計ることができる。
いて適宜配線を行うことにより、マクロセルを形成する
ことが可能である。図３にインバータ回路の論理シンボ
ル図、図４に実際のインバータ回路の回路図を示す。な
お図４において、11はＰチャネルＭＯＳトランジスタ、
12はＮチャネルＭＯＳトランジスタである。このインバ
ータ回路を本発明に係る上記基本素子集合を用いて、電
流能力を１倍，２倍，３倍，４倍としたインバータ回路
を構成するパターン図を図５の（Ａ），（Ｂ），
（Ｃ），（Ｄ）に示す。図中、太い実線はAl配線、×印
を付した□印はコンタクトの位置を示す。このように、
この基本素子集合１つで、４種類の異なる電流能力のマ
クロセルをより少ない配線で構成することができる。ま
た図５の（Ｄ）に示す４倍の電流能力のインバータ回路
においては、ゲート電極が45°傾いて配置されているの
で、同じドレイン面積でゲート幅が２1/2 倍となり、電
流能力も２1/2 倍と大きくなり、素子のスピードアップ
を計ることができる。
【００１９】次に図６の（Ａ），（Ｂ）に２入力ＮＡＮ
Ｄ回路及び２入力ＮＯＲ回路のシンボル図、図７の
（Ａ），（Ｂ）に、それらの回路図を示し、図８の
（Ａ），（Ｂ）に、これらの回路を本発明に係る基本素
子集合を用いて構成する場合のパターン構成を示す。図
８のパターン構成図からわかるように、２入力ＮＡＮＤ
回路と２入力ＮＯＲ回路とは、それらの基本素子集合構
成は上下対称の位置関係になっており、トランジスタは
全て駆動能力が２倍になっている。
Ｄ回路及び２入力ＮＯＲ回路のシンボル図、図７の
（Ａ），（Ｂ）に、それらの回路図を示し、図８の
（Ａ），（Ｂ）に、これらの回路を本発明に係る基本素
子集合を用いて構成する場合のパターン構成を示す。図
８のパターン構成図からわかるように、２入力ＮＡＮＤ
回路と２入力ＮＯＲ回路とは、それらの基本素子集合構
成は上下対称の位置関係になっており、トランジスタは
全て駆動能力が２倍になっている。
【００２０】次に図９の（Ａ），（Ｂ），（Ｃ）にトラ
ンスファーゲートのシンボル図、回路図及びパターン構
成図を示す。このトランスファーゲートはフリップフロ
ップ等に用いられ、ゲートにはＰチャネルトランジスタ
とＮチャネルトランジスタとで反転信号（この図示例で
はＣと／Ｃ）が入力されるように構成される。このトラ
ンスファーゲートにおいても、本発明に係る基本素子集
合を用いることにより、図９の（Ｃ）に示すように容易
に配線して構成することができる。またトランスファー
ゲートの場合、駆動能力は小さくてもよいので、このパ
ターン構成では駆動能力が１倍のトランジスタになって
いる。
ンスファーゲートのシンボル図、回路図及びパターン構
成図を示す。このトランスファーゲートはフリップフロ
ップ等に用いられ、ゲートにはＰチャネルトランジスタ
とＮチャネルトランジスタとで反転信号（この図示例で
はＣと／Ｃ）が入力されるように構成される。このトラ
ンスファーゲートにおいても、本発明に係る基本素子集
合を用いることにより、図９の（Ｃ）に示すように容易
に配線して構成することができる。またトランスファー
ゲートの場合、駆動能力は小さくてもよいので、このパ
ターン構成では駆動能力が１倍のトランジスタになって
いる。
【００２１】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ソース及びドレイン領域を構成する拡
散領域を大きくせずにゲート幅を広げることが可能とな
り、出力を付加する拡散容量を低減し高速化を計ること
ができる。また各基本素子集合に簡単な配線により電流
能力を可変にすることができるなどの効果が得られる。
本発明によれば、ソース及びドレイン領域を構成する拡
散領域を大きくせずにゲート幅を広げることが可能とな
り、出力を付加する拡散容量を低減し高速化を計ること
ができる。また各基本素子集合に簡単な配線により電流
能力を可変にすることができるなどの効果が得られる。
【図１】本発明に係るマスタースライス方式の半導体集
積回路装置の一実施例の基本素子集合の回路構成図であ
る。
積回路装置の一実施例の基本素子集合の回路構成図であ
る。
【図２】図１に示した基本素子集合のパターン構成図で
ある。
ある。
【図３】インバータ回路の論理シンボル図である。
【図４】インバータ回路の回路構成図である。
【図５】図２に示した基本素子集合を用いてインバータ
回路を構成するパターン構成図である。
回路を構成するパターン構成図である。
【図６】２入力ＮＡＮＤ回路及び２入力ＮＯＲ回路の論
理シンボル図である。
理シンボル図である。
【図７】２入力ＮＡＮＤ回路及び２入力ＮＯＲ回路の回
路構成図である。
路構成図である。
【図８】図２に示した基本素子集合を用いて２入力ＮＡ
ＮＤ回路及び２入力ＮＯＲ回路を構成するパターン構成
図である。
ＮＤ回路及び２入力ＮＯＲ回路を構成するパターン構成
図である。
【図９】トランスファーゲートの論理シンボル図，回路
構成図及び図２に示した基本素子集合を用いてトランス
ファーゲートを構成するパターン構成図である。
構成図及び図２に示した基本素子集合を用いてトランス
ファーゲートを構成するパターン構成図である。
【図10】従来のマスタースライス方式の集積回路の構成
例を示す回路構成図及びパターン構成図である。
例を示す回路構成図及びパターン構成図である。
１，２ Ｐチャネルゲート電極 ３，４ 共通ゲート電極 ５，６ Ｎチャネルゲート電極 ７ Ｐ+ 型拡散領域 ８ Ｎ+ 型拡散領域 ９ ＶDD供給用配線 10 ＶSS供給用配線 ＭＰ１〜ＭＰ４ Ｐチャネル型ＭＯＳトランジスタ ＭＮ１〜ＭＮ４ Ｎチャネル型ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 複数の基本素子集合が配列され、該基本
素子間が配線層により接続されるマスタースライス方式
の半導体集積回路装置において、前記基本素子集合の各
々が、第１乃至第４の一導電型チャネルＭＯＳトランジ
スタと第５乃至第８の反対導電型チャネルＭＯＳトラン
ジスタの８個のトランジスタを有し、前記第１のトラン
ジスタのソース（又はドレイン）領域と前記第２のトラ
ンジスタのドレイン（又はソース）領域とが共有の一導
電型拡散領域で構成され、前記第２のトランジスタのソ
ース（又はドレイン）領域と前記第３のトランジスタの
ドレイン（又はソース）領域とが共有の一導電型拡散領
域で構成され、前記第３のトランジスタのソース（又は
ドレイン）領域と前記第４のトランジスタのドレイン
（又はソース）領域とが共有の一導電型拡散領域で構成
され、前記第４のトランジスタのソース（又はドレイ
ン）領域と前記第１のトランジスタのドレイン（又はソ
ース）領域とが共有の一導電型拡散領域で構成され、前
記第１乃至第４のトランジスタにおけるソース又はドレ
イン領域を構成する前記一導電型拡散領域がリング状に
配置されており、前記第５のトランジスタのソース（又
はドレイン）領域と前記第６のトランジスタのドレイン
（又はソース）領域とが共有の反対導電型拡散領域で構
成され、前記第６のトランジスタのソース（又はドレイ
ン）領域と前記第７のトランジスタのドレイン（又はソ
ース）領域とが共有の反対導電型拡散領域で構成され、
前記第７のトランジスタのソース（又はドレイン）領域
と前記第８のトランジスタのドレイン（又はソース）領
域とが共有の反対導電型拡散領域で構成され、前記第８
のトランジスタのソース（又はドレイン）領域と前記第
５のトランジスタのドレイン（又はソース）領域とが共
有の反対導電型拡散領域で構成され、前記第５乃至第８
のトランジスタにおけるソース又はドレイン領域を構成
する前記反対導電型拡散領域がリング状に配置され、且
つ前記第３と第６のトランジスタのゲート電極及び前記
第４と第５のトランジスタのゲート電極が、それぞれ単
一の導体層からなる共通電極で構成され、該共通電極は
両端部及び一導電型チャネルＭＯＳトランジスタと反対
導電型チャネルＭＯＳトランジスタとの間の中央部にコ
ンタクトを備え、前記第１及び第３のトランジスタの各
ゲート電極と第５及び第７のトランジスタの各ゲート電
極はそれぞれ平行な位置関係にあり、また第２及び第４
のトランジスタの各ゲート電極と第６及び第８のトラン
ジスタの各ゲート電極もそれぞれ平行な位置関係で配置
されていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記基本素子集合がマトリクス状に配置
され、電源供給用配線群の少なくとも一部が、前記基本
素子集合のゲート電極の少なくとも一部と非接続状態で
交差し列方向に延在していることを特徴とする請求項１
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305692A JPH05121680A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305692A JPH05121680A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121680A true JPH05121680A (ja) | 1993-05-18 |
Family
ID=17948215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305692A Withdrawn JPH05121680A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121680A (ja) |
-
1991
- 1991-10-25 JP JP3305692A patent/JPH05121680A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |